Persamaan keadaan register geser

Membaca beberapa flip-flop serentak

Jika masukan baru d ditempatkan pada bit 0 register^{iRegister Rangkaian penyimpan beberapa bit keadaan. Register sinkron mata kuliah ini menangkap masukan yang ditentukan pada tepi clock. Selengkapnya} geser N bit:

Kurung kurawal menyatakan konkatenasi RTL^{iKonkatenasi Penyambungan pola bit berdampingan. Lebar hasil adalah jumlah lebar operand, berbeda dari penjumlahan numerik. Selengkapnya}. Semua bit membaca keadaan lama yang sama: d tidak melewati seluruh register dalam satu tepi. enable=0 menahan seluruh vektor; reset menetapkan vektor awal yang ditentukan.

Setiap kolom mengamati tepi naik^{iTepi naik Saat clock berubah 0 ke 1, berbeda dari tingkat yang mencakup seluruh interval CLK=1. Selengkapnya}: masukan sebelum, keadaan after sesudah, bukan tundaan fisik^{iTundaan propagasi Waktu sejak masukan berubah hingga keluaran stabil pada nilai benar. Kesetaraan logika berbeda dari karakteristik waktu. Selengkapnya}. Dari q=000, berikan satu 1 lalu tiga 0. Bit menyala berpindah q0→q1→q2 lalu hilang.

Majukan sekali dengan din=1, lalu tiga kali dengan din=0: 001→010→100→000. Mengubah masukan tidak langsung mengubah q; hanya prediksi tepi berikutnya yang berubah.

Periksa sambungan melalui persamaan numerik

Pada interpretasi unsigned^{iUnsigned Interpretasi pola bit sebagai bilangan bulat nonnegatif. Rentang n bit adalah 0 hingga 2^n−1 dan dapat berbeda dari interpretasi signed pola yang sama. Selengkapnya}, transisi sama adalah:

Untuk N=3, Q=5(101), d=1, $2\cdot5+1=11$ dan $11\bmod8=3$: keadaan berikutnya 011. Bentuk numerik ini menjadi acuan berbeda dari konkatenasi, berguna untuk verifikasi.

Apa yang disimpan?

Bit lama bergerak menuju indeks tinggi; bit baru masuk pada indeks terendah. Setelah cukup masukan valid, register menyimpan masukan sekarang dan N−1 sebelumnya. Struktur ini berguna untuk deteksi pola, jalur tunda sederhana, dan konversi serial-paralel.

Memperpanjang penyimpanan tidak meningkatkan jumlah bit per siklus: satu bit diterima per tepi valid. Masukan paralel, penggeseran beberapa bit, dan penghentian ready/valid^{iHandshake Kontrak yang mengesahkan transfer ketika valid pengirim dan ready penerima sama-sama 1 pada tepi sama. Termasuk aturan mempertahankan data saat menunggu. Selengkapnya} masing-masing membutuhkan jalur data serta kontrol tersendiri.