Latihan desain: dari spesifikasi ke rangkaian mayoritas tiga masukan

Tetapkan kondisi sebelum implementasi

Buat rangkaian dengan y=1 jika sedikitnya dua masukan a,b,c bernilai 1. Masukan dianggap 0/1 stabil, berbobot sama, dan rangkaian tidak menyimpan masukan sebelumnya. “Tepat dua” berbeda dari “sedikitnya dua” pada 111.

Setiap suku berarti dua masukan bernilai 1 bersamaan. Fungsi sama dapat difaktorkan menjadi $y=ab+c(a+b)$. Bentuk tercepat bergantung pada sel dan waktu kedatangan masukan.

Mayoritas sama dengan carry full adder

Baca cin sebagai masukan ketiga c. cout sama dengan y, sedangkan sum adalah paritas ganjil^{iParitas Menunjukkan apakah jumlah bit 1 ganjil atau genap. Pemeriksaan paritas mendeteksi jumlah kesalahan bit ganjil, tetapi dapat melewatkan jumlah genap. Selengkapnya}. Perbandingan 001 dan 111 mengungkap kesalahan memakai paritas sebagai mayoritas.

Buat acuan terpisah dari spesifikasi

Menyalin (a & b) | (a & c) | (b & c) ke model referensi dapat menyalin kesalahan yang sama. Gunakan acuan bilangan bulat yang menghitung “sedikitnya dua bit bernilai 1”.

module voter3(input logic a, b, c, output logic y);
  assign y = (a & b) | (a & c) | (b & c);
endmodule

module tb;
  timeunit 1ns;
  timeprecision 1ps;
  logic a, b, c, y;
  int ones;
  voter3 dut(.*);
  initial begin
    for (int v = 0; v < 8; v++) begin
      {a, b, c} = v[2:0];
      #1;
      ones = int'(a) + int'(b) + int'(c);
      assert (y === (ones >= 2))
        else $fatal(1, "voter mismatch at %03b", {a,b,c});
    end
    $finish;
  end
endmodule

Setiap bit diperluas menjadi int untuk menghindari kebingungan lebar aritmetika satu bit. #1 memberi waktu bagi pembaruan logika kombinasional pada pengujian ini; itu bukan bukti bahwa chip nyata beroperasi dalam 1 ns.

Ubah spesifikasi dan cari contoh penyangkal

Tambahan izin e menghasilkan $y=e(ab+ac+bc)$. Kini ada empat masukan, sehingga pemeriksaan menyeluruh membutuhkan 16 kombinasi. Periksa juga invarian^{iInvarian Kondisi yang harus selalu benar pada setiap eksekusi yang diizinkan. Misalnya, okupansi FIFO kedalaman 4 selalu berada antara 0 dan 4. Selengkapnya} bahwa saat e=0, seluruh a,b,c harus diabaikan.