45 / 63 · Konsep

Hazard logika dan batas persamaan setara

Analisis bagaimana dua rangkaian setara pada keadaan stabil menghasilkan transien berbeda akibat tundaan.

Tabel kebenaran tidak memuat waktu

Dengan B=C=1 pada persamaan berikut, F=1 baik A=0 maupun A=1.

F=AB+\overline A C

Namun, gerbang tidak berubah seketika. Saat A berubah 1 ke 0, AB dapat turun ke 0 sebelum jalur $\overline A C$ melalui inverter^{Negasi Operasi NOT menukar 0 dan 1. Garis di atas ekspresi menerapkan NOT pada seluruh ekspresi yang dicakupnya. Selengkapnya} naik ke 1. Kedua suku dapat sesaat 0. Keluaran 0 singkat saat seharusnya tetap 1 disebut hazard statis-1.

Bandingkan tundaan secara numerik

Misalkan waktu menuju masukan OR sebagai berikut. Angka ini menggambarkan prinsip, bukan teknologi tertentu.

Kejadian	Waktu setelah transisi A
AB turun ke 0	2ns
$\overline A C$ naik ke 1	4ns

Kedua masukan OR adalah 0 selama sekitar 2ns. Keberadaan serta lebar pulsa keluaran juga bergantung pada tundaan OR dan karakteristik penerusan pulsa pendek. Lolos delapan baris tabel kebenaran^{Tabel kebenaran Tabel seluruh kombinasi masukan beserta keluarannya. Perubahan terhadap waktu diperiksa terpisah melalui gelombang. Selengkapnya} tidak memverifikasi transien ini.

Setiap kotak adalah 1ns setelah A berubah. AB berubah pada 2ns dan NOT(A)C pada 4ns. Dua baris terakhir menggabungkan masukan dengan mengabaikan tundaan OR; itu bukan gelombang pengukuran nyata. Periksa BC=1 menutupi celah kedua suku.

Celah akibat perbedaan tundaan jalur

Lihat data gelombang

Data gelombang: setiap karakter mewakili satu interval; titik mempertahankan keadaan sebelumnya; p adalah satu siklus clock.
Sinyal	Gelombang	Nilai bus
waktu(ns)	`234523`	0 → 1 → 2 → 3 → 4 → 5
AB	`1.0...`
NOT(A)C	`0...1.`
masukan OR	`1.0.1.`
dengan BC	`1.....`

Suku redundan dapat memiliki peran waktu

Tambahkan BC untuk mempertahankan keluaran tanpa bergantung pada A ketika B=C=1.

F_{\mathrm{covered}}=AB+\overline A C+BC

Teorema konsensus aljabar Boolean^{Aljabar Boolean Aljabar nilai 0 dan 1 serta operasi AND, OR, NOT. Tanda tambah biasanya berarti OR, sehingga aturannya berbeda dari penjumlahan bilangan bulat. Selengkapnya} menjamin fungsi stabil sama. Namun, BC tetap 1 selama A bertransisi dan menutup celah. Pada peta Karnaugh, ini setara mencakup dua 1 bertetangga dalam kelompok bersama.

Penalaran ini mengasumsikan satu masukan berubah dan implementasi SOP dua tingkat. Ini tidak menyelesaikan semua perubahan simultan, hazard dinamis bertingkat, atau derau analog.

Suku RTL dapat dihapus saat sintesis

Sintesis dapat membuang BC karena redundan secara fungsi. Menambahkannya ke sumber tidak membuktikan implementasi bebas hazard. Pilih struktur yang sesuai lalu periksa jalur serta timing setelah implementasi.

Pada jalur sinkron, penuhi setup^{Setup Waktu minimum data harus stabil sebelum tepi tangkap. Jika dilanggar, hasil tersimpan tidak dijamin. Selengkapnya} dan hold^{Waktu hold Waktu minimum data tetap stabil setelah tepi tangkap. Bedakan dari operasi menahan nilai biasa menurut konteks. Selengkapnya} agar register^{Register Rangkaian penyimpan beberapa bit keadaan. Register sinkron mata kuliah ini menangkap masukan yang ditentukan pada tepi clock. Selengkapnya} menangkap keluaran yang cukup stabil. Memakai keluaran kombinasional berglitch langsung sebagai clock, reset asinkron, atau pemicu eksternal memperbesar masalah. Rancang juga menurut tujuan sinyal dan cara penerimaannya.

Coba sendiri

Untuk $H=\overline A B+AC$ , B=C=1 dan A berubah 0 ke 1, suku konsensus apa yang menutup hazard statis-1? Apakah tabel stabil berubah?

Baca penjelasan

Tambahkan BC. $\overline A B+AC+BC$ mempertahankan fungsi stabil, tetapi BC menutupi interval kedua jalur 0. Diasumsikan satu masukan bertransisi; pastikan terpisah bahwa suku itu tetap ada dalam gerbang hasil implementasi.