Lewati ke konten

Altifigence Academy

Kursus Pembelajaran saya

English 한국어 日本語 Русский Español 简体中文繁體中文 Deutsch Português (Brasil)हिन्दी Tiếng Việt Français Bahasa Indonesia Italiano

Tidak ada bahasa yang cocok.

Akun Academy

Pengaturan akun Switch account Studio konten Masuk

← Pembelajaran saya

Rangkaian Logika Digital

Daftar isi kursus

Lanjutkan belajar

Daftar isi kursus

Pilih semua

01Sinyal digital dan representasi bilangan

○Sinyal digital: syarat membaca tegangan sebagai 0 dan 1Konsep

○Sistem bilangan dan representasi lebar tetapKonsep

02Gerbang logika dan tabel kebenaran

○Gerbang dasar: AND, OR, NOT, dan BUFFERKonsep

○NAND, NOR, dan membaca simbol pembalikanKonsep

○XOR dan XNOR: kesamaan, perbedaan, dan paritasKonsep

○Gerbang universal: membangun rangkaian hanya dengan NANDKonsep

03Dari persamaan logika ke desain rangkaian

○Aljabar Boolean, transformasi setara, dan biaya implementasiKonsep

○Dari tabel kebenaran ke persamaan: minterm, maxterm, SOP, dan POSKonsep

○Peta Karnaugh dan syarat don't-careKonsep

○Latihan desain: dari spesifikasi ke rangkaian mayoritas tiga masukanPraktikum

04Alamat dan rangkaian seleksi

○Dekoder, seleksi one-hot, dan masukan validKonsep

○Enkoder dan prioritas: memilih satu dari beberapa permintaanKonsep

○DEMUX dan dekoder: mengirim data ke jalur pilihanKonsep

○Sinyal dan port: kontrak lebar, arah, dan waktuKonsep

○Dari tabel kebenaran ke MUX dan ekspansi ShannonKonsep

05Rangkaian aritmetika dan perbandingan

○Adder dan struktur perambatan carryKonsep

○Komplemen dua, perluasan tanda, dan overflowKonsep

○Pembanding dan spesifikasi nilai batasKonsep

06Latch, flip-flop, dan penyimpanan keadaan

○Awal penyimpanan: umpan balik serta latch SR dan DKonsep

○Flip-flop D: dari tingkat ke tepiKonsep

○Flip-flop, enable, dan prioritas kontrolKonsep

○Transisi keadaan sinkron dan peran clockKonsep

07Implementasi RTL dan verifikasi MUX

○Seleksi kombinasional dan latensi keluaran berregisterKonsep

○RTL kombinasional dan penugasan lengkapKonsep

○Praktikum: pengujian menyeluruh MUX dan analisis keluaran berregisterPraktikum

○Waktu sampling dan hubungan sebab pada gelombangKonsep

○Verifikasi MUX: pengujian menyeluruh dan propertiKonsep

○Pemeriksaan desain: kesetaraan seleksi dan waktu pengamatanKuis

08Pencacah dan pembaruan sinkron

○Jumlah keadaan, lebar pencacah, dan kode tidak terpakaiKonsep

○Keadaan berikutnya pencacah dan prioritas resetKonsep

○Penugasan nonblocking dan pembaruan keadaan serentakKonsep

○Praktikum: verifikasi reset, perputaran, dan invarian pencacahPraktikum

○Pencacah modulo, saturasi, dan pulsa terminalKonsep

○Debug pencacah dan contoh penyangkal minimumKonsep

○Pemeriksaan: lebar, prioritas, dan batas perputaranKuis

09Register geser dan aliran data

○Indeks vektor, urutan bit, dan tandaKonsep

○Masukan serial dan batas frameKonsep

○Persamaan keadaan register geserKonsep

○Lebar slice, konkatenasi, dan pengulanganKonsep

○Praktikum: perpindahan data serial dan urutan bitPraktikum

○Membedakan latensi siklus dan throughputKonsep

○Verifikasi pergeseran dan penyelarasan data/validKonsep

○Pemeriksaan: latensi, penyelarasan, dan pelestarian masukanKuis

10Timing, masukan nyata, dan mesin keadaan

○Setup, hold, dan anggaran timingKonsep

○Hazard logika dan batas persamaan setaraKonsep

○Batas domain clock dan metastabilitasKonsep

○Tombol nyata: sinkronisasi, debounce, dan satu kejadianKonsep

○Mesin keadaan: memisahkan keadaan, transisi, dan keluaranKonsep

○Rencana verifikasi, cakupan, dan model acuan independenKonsep

○Proyek terpadu: detektor 101 bertumpang tindihKonsep

11Lanjutan opsional · Jalur data aritmetika

○ALU dan flag zero, negative, carry, serta overflowKonsep

○Barrel shifter dan tahap MUXKonsep

○Titik tetap, pembulatan, dan saturasiKonsep

○Pengali unsigned multisiklus shift-addKonsep

12Lanjutan opsional · Memori dan FIFO

○Memori sinkron dan kontrak konflik baca/tulisKonsep

○Register file dua baca, satu tulis, dan bypassKonsep

○FIFO satu clock: pointer dan kebijakan batasKonsep

○Verifikasi FIFO dan memori dengan scoreboard independenKonsep

13Lanjutan opsional · Pipeline dan antarmuka

○Ready/valid dan buffer elastis satu tempatKonsep

○Pipeline perkalian-penjumlahan dan penyelarasan dataKonsep

○Pipeline yang dapat berhenti dan backpressureKonsep

○Antarmuka register dan waktu terjadinya efek sampingKonsep

○Proyek praktikum: pemancar UART dan timing frameKonsep

Altifigence Academy Jelajahi kursus ↗

Pembelajaran

Semua kursus
Pembelajaran saya
Memulai

Alat dan sumber daya

Dokumentasi
Digital Design Studio
PCCX Docs
PCCX GitHub

Akun dan bantuan

Pengaturan akun
Tentang Altifigence
Hubungi kami
Pemberitahuan privasi

© 2026 Altifigence

Privasi Ketentuan Pemberitahuan cookie Preferensi cookie

Kembali ke atas ↑

Cookie dan konten eksternal

Penyimpanan digunakan untuk masuk dan fitur belajar yang Anda minta. Video YouTube hanya dimuat jika diizinkan. Kursus dan pelajaran dapat dibaca tanpa penyimpanan opsional. Detail

Preferensi cookie

Pilihan berlaku di peramban ini. Ubah kapan saja di bagian bawah halaman.

Penyimpanan yang diperlukan

Mendukung masuk yang aman, catatan belajar dan pengaturan tampilan yang diminta, serta pilihan privasi.

Selalu aktif

Video eksternal — YouTubeJika diizinkan, Google/YouTube menerima alamat IP dan informasi peramban serta dapat menggunakan cookie atau penyimpanan perangkat. Kebijakan Privasi Google

Tidak ada pelacak iklan atau analitik. Pilihan disimpan 180 hari, terpisah dari masuk atau persetujuan ketentuan.