Membedakan latensi siklus dan throughput

Tetapkan awal “N siklus kemudian”

Bit yang pertama ditangkap pada bit 0 di tepi k mencapai bit N−1 register^{iRegister Rangkaian penyimpan beberapa bit keadaan. Register sinkron mata kuliah ini menangkap masukan yang ditentukan pada tepi clock. Selengkapnya} N bit pada tepi k+N−1. Selang tangkapan pertama hingga terakhir adalah N−1 periode.

Jika register sebelumnya menghasilkan bit pada tepi k, tangkapan pertama biasanya k+1 dan keluaran akhir membutuhkan N periode. Kedua penjelasan memakai titik awal berbeda, bukan saling bertentangan.

Dengan d[k] sebagai masukan yang diterima pada tepi k, setelah terisi:

Latensi panjang tetap dapat memberi hasil setiap siklus

Dengan periode T dan satu bit diterima tiap tepi, throughput^{iThroughput Jumlah pekerjaan diterima atau selesai per satuan waktu. Pipeline dapat meningkatkannya tanpa mengurangi latensi satu pekerjaan.} keadaan tunak adalah $1/T$ bit/detik. Menambah N meningkatkan kedalaman serta latensi, tetapi throughput tetap jika penerimaan dapat berlanjut.

Jalur empat tahap pada 100 MHz memiliki periode 10 ns dan throughput 100 Mbit/s. Waktu perjalanan satu bit tidak berarti harus menunggu sebelum memasukkan bit berikutnya.

Setiap kolom mengamati tepi naik^{iTepi naik Saat clock berubah 0 ke 1, berbeda dari tingkat yang mencakup seluruh interval CLK=1. Selengkapnya}, masukan sebelum dan keadaan after sesudah; penjajaran bukan tundaan fisik^{iTundaan propagasi Waktu sejak masukan berubah hingga keluaran stabil pada nilai benar. Kesetaraan logika berbeda dari karakteristik waktu. Selengkapnya}. Pada tiga tahap, A masuk di E0 dan mencapai tahap terakhir tepat setelah E2, sementara B dan C mengisi tahap sebelumnya. Tanda hubung berarti slot belum valid.

Jika berhenti, hitung perpindahan valid

Tepi dengan enable=0 atau accept=0 tidak memindahkan bit. Latensi waktu nyata tidak tetap; hanya latensi menurut tepi diterima yang dapat ditentukan. Bit valid harus bergerak dengan kondisi sama agar keluaran yang dapat digunakan diketahui.

Menjelaskan pipeline^{iPipeline Struktur yang membagi perhitungan menjadi tahap berregister untuk memproses beberapa masukan bertumpang tindih. Data, valid, dan kontrol harus selaras. Selengkapnya} hanya sebagai pengurang latensi menyesatkan. Pemisahan jalur kombinasional sering meningkatkan frekuensi clock sambil menambah register dan siklus. Pertukaran luas, daya, dan frekuensi dibahas lebih lanjut berikutnya.