Pemeriksaan: latensi, penyelarasan, dan pelestarian masukan

Tetapkan acuan pengukuran latensi

Register^{iRegister Rangkaian penyimpan beberapa bit keadaan. Register sinkron mata kuliah ini menangkap masukan yang ditentukan pada tepi clock. Selengkapnya} tiga bit menjalankan q <= {q[1:0], din} hanya pada masukan valid; valid=0 menahan q. Setelah reset^{iReset Kontrol yang mengembalikan keadaan ke nilai awal tertentu. Sifat sinkron/asinkron dan prioritas terhadap kontrol lain harus ditetapkan. Selengkapnya} ke 0, berikan (valid,din)=(1,1),(0,0),(1,0),(1,1) pada empat tepi naik^{iTepi naik Saat clock berubah 0 ke 1, berbeda dari tingkat yang mencakup seluruh interval CLK=1. Selengkapnya} berbeda.

Ada empat tepi tetapi tiga perpindahan. Periksa konsistensi pelacakan keadaan dengan pernyataan latensi siklus.

Setiap kolom mengamati satu tepi, masukan sebelum dan keadaan after sesudah; penjajaran bukan tundaan fisik^{iTundaan propagasi Waktu sejak masukan berubah hingga keluaran stabil pada nilai benar. Kesetaraan logika berbeda dari karakteristik waktu. Selengkapnya}. Kolom kedua valid=0 menahan keadaan. Jangan menyamakan jumlah perubahan q dengan jumlah kolom clock.

Latihan tambahan

Jika diperluas menjadi pipeline^{iPipeline Struktur yang membagi perhitungan menjadi tahap berregister untuk memproses beberapa masukan bertumpang tindih. Data, valid, dan kontrol harus selaras. Selengkapnya} data delapan bit, tiga tahap data dengan hanya satu tahap valid adalah salah. Terapkan aturan perpindahan sama untuk keduanya, atau rancang penerimaan dan transfer bersama pada buffer yang dapat berhenti.