ALU dan flag zero, negative, carry, serta overflow

Prasyarat: komplemen dua^{iKomplemen dua Representasi bilangan bulat bertanda dengan pola bit berlebar tetap. Rentang n bit adalah −2^(n−1) hingga 2^(n−1)−1. Selengkapnya}, adder, MUX^{iMultiplekser Rangkaian kombinasional yang menghubungkan satu dari beberapa masukan ke keluaran menurut seleksi. Hubungan bit seleksi dan nomor masukan harus ditetapkan. Selengkapnya} kombinasional, dan perluasan lebar bit.

ALU menghasilkan hasil dan status

ALU memilih hasil rangkaian operasi serta menghasilkan bit status untuk menafsirkannya. Masukan $A,B$ dan hasil $R$ selebar $W$ bit; operasinya ADD,SUB,AND,OR,XOR. Hasil aritmetika selalu dipotong menjadi $W$ bit rendah. Karena pola sama dapat dibaca sebagai unsigned^{iUnsigned Interpretasi pola bit sebagai bilangan bulat nonnegatif. Rentang n bit adalah 0 hingga 2^n−1 dan dapat berbeda dari interpretasi signed pola yang sama. Selengkapnya} atau komplemen dua, carry dan overflow dikeluarkan terpisah. Tidak perlu dua adder hanya untuk interpretasi tanda berbeda.

Flag-nya $Z=(R=0)$ dan $N=R_{W-1}$. Z adalah reduksi NOR seluruh hasil terpilih, sedangkan N bit tertinggi. N=1 menunjukkan interpretasi signed negatif dari pola tersimpan. Jika overflow, tanda ini dapat berbeda dari hasil tepat dengan presisi tak terbatas.

Pisahkan carry dan overflow

Pada penjumlahan, C adalah bit tertinggi jumlah diperluas $T$.

V=1 jika kedua masukan bertanda sama tetapi hasil bertanda berbeda. Dengan $a,b,r$ sebagai bit tertingginya:

Pada delapan bit, $255+1$ memberi R=0,C=1,V=0: dalam signed, $-1+1=0$ masih terwakili. Sebaliknya, $127+1$ memberi R=0x80,C=0,V=1: 128 muat dalam unsigned tetapi melebihi maksimum signed 127. Menyatukan C dan V menghilangkan perbedaan ini.

Pada pengurangan, balik^{iNegasi Operasi NOT menukar 0 dan 1. Garis di atas ekspresi menerapkan NOT pada seluruh ekspresi yang dicakupnya. Selengkapnya} hanya W bit B lalu perluas dengan nol: $T=\{0,A\}+\{0,\neg B\}+1$. Membalik seluruh W+1 bit mengubah makna carry tinggi. Di sini C=1 berarti tanpa borrow; jadi perbandingan unsigned $A<B$ adalah $\neg C$.

Overflow signed hanya mungkin jika tanda operand pengurangan berbeda. Perbandingan dapat memakai flag SUB tanpa menyimpan R. Untuk signed, $A<B$ adalah $N\oplus V$ dan $A\le B$ adalah $Z\lor(N\oplus V)$. Misalnya $-128-1$ tersimpan sebagai +127, tetapi V=1 memperbaiki kesalahan jika hanya N dibaca.

Contoh ADD delapan bit berikut muat dalam unsigned tetapi melampaui signed. C=0 dan V=1 dapat terjadi bersamaan.

Adder bersama dan aturan keluaran eksplisit

RTL mengasumsikan W≥2. Opcode 0–4 adalah ADD,SUB,AND,OR,XOR. Operasi logika menetapkan C=V=0. Opcode tidak terpakai menghasilkan R=0,Z=1 dan flag lain 0. Ini kontrak ALU ini, bukan tiruan ISA tertentu.

module alu #(parameter int W = 8) (
  input  logic [W-1:0] a, b,
  input  logic [2:0] op,
  output logic [W-1:0] y,
  output logic z, n, c, v
);
  logic sub;
  logic [W-1:0] bx;
  logic [W:0] sum;
  always_comb begin
    sub = (op == 3'd1);
    bx = b ^ {W{sub}};
    sum = {1'b0, a} + {1'b0, bx}
        + {{W{1'b0}}, sub};
    y = '0;
    c = 1'b0;
    v = 1'b0;
    case (op)
      3'd0, 3'd1: begin
        y = sum[W-1:0];
        c = sum[W];
        if (sub)
          v = (a[W-1] ^ b[W-1]) & (a[W-1] ^ y[W-1]);
        else
          v = ~(a[W-1] ^ b[W-1]) & (a[W-1] ^ y[W-1]);
      end
      3'd2: y = a & b;
      3'd3: y = a | b;
      3'd4: y = a ^ b;
      default: y = '0;
    endcase
    z = ~(|y);
    n = y[W-1];
  end
endmodule

Pembalikan B bersyarat dan carry awal berbagi struktur adder untuk ADD/SUB. Menghitung y sebelum Z,N di setiap cabang memberi status konsisten termasuk operasi logika. Nilai bawaan mendefinisikan semua jalur dan mencegah latch^{iLatch Elemen penyimpan yang mengikuti masukan ketika kontrol aktif dan mempertahankan nilai saat tidak aktif. Berbeda dari flip-flop yang hanya menangkap pada tepi. Selengkapnya}. Tanpa register^{iRegister Rangkaian penyimpan beberapa bit keadaan. Register sinkron mata kuliah ini menangkap masukan yang ditentukan pada tepi clock. Selengkapnya}, tidak ada latensi siklus, tetapi tundaan fisik tetap ada. Seleksi operasi dan deteksi nol juga harus mencapai register berikutnya sebelum batas setup.

Uji pasangan yang memuat 0, maksimum unsigned, minimum/maksimum signed, dan tetangganya. Bandingkan R dengan acuan modulo $2^W$, C dengan jumlah unsigned diperluas, dan V dengan pelampauan rentang signed. R benar masih dapat disertai flag salah.

Contoh nyata pemisahan tanda, nol, carry unsigned, dan overflow signed terdapat pada penjelasan flag Arm.