Memori sinkron dan kontrak konflik baca/tulis

Sebelum alamat, tentukan waktu respons

Memori memerlukan ketentuan kapasitas, latensi baca, dan konflik. Bangun 16 kata delapan bit yang menerima satu baca dan satu tulis pada tepi naik sama. Keduanya berbagi clock, tetapi alamat independen. Kapasitas 16×8=128 bit; lebar alamat $\log_2 16=4$ bit.

Stabilkan alamat dan rd_en sebelum tepi: rd_data serta rd_valid dari register muncul sesudahnya. Ini satu tahap baca dengan keluaran berregister. always_ff lain yang membacanya pada tepi sama melihat nilai lama; register^{iRegister Rangkaian penyimpan beberapa bit keadaan. Register sinkron mata kuliah ini menangkap masukan yang ditentukan pada tepi clock. Selengkapnya} konsumen menerima pada tepi berikutnya. Tandai permintaan dan pengamatan respons terpisah. Permintaan baru dapat diterima tiap siklus, sehingga latensi satu tahap tidak berarti throughput^{iThroughput Jumlah pekerjaan diterima atau selesai per satuan waktu. Pipeline dapat meningkatkannya tanpa mengurangi latensi satu pekerjaan. Selengkapnya} setengah.

Membaca dan menulis alamat sama

Misalkan sebelum tepi M[3]=8'h25, lalu alamat 3 dibaca sambil ditulis 8'h9A. read-first merespons 25 lalu menyimpan 9A; write-first merespons 9A; no-change mempertahankan register keluaran yang belum tentu berisi nilai lama alamat 3. Ini tiga kontrak normal berbeda, juga dijelaskan dalam mode RAM AMD.

Kita memilih read-first. Dengan $M^{-}$ sebelum dan $M^{+}$ sesudah tepi, untuk alamat $a$ pada tepi tanpa reset:

Walaupun konflik, baca memakai $M^{-}$, bukan $M^{+}$. Tanpa permintaan baca, rd_data dipertahankan.

module sync_mem16x8 (
  input  logic       clk, rst,
  input  logic       wr_en, rd_en,
  input  logic [3:0] wr_addr, rd_addr,
  input  logic [7:0] wr_data,
  output logic [7:0] rd_data,
  output logic       rd_valid
);
  timeunit 1ns;
  timeprecision 1ps;
  logic [7:0] mem [0:15];

  always_ff @(posedge clk) begin
    if (rst) begin
      rd_valid <= 1'b0;
    end else begin
      rd_valid <= rd_en;
      if (wr_en)
        mem[wr_addr] <= wr_data;
      if (rd_en)
        rd_data <= mem[rd_addr];
    end
  end
endmodule

Sisi kanan membaca nilai lama sebelum pembaruan nonblocking^{iNonblocking Penugasan <= pada RTL sekuensial: sisi kanan dievaluasi lalu pembaruan dijadwalkan, sehingga register pada tepi sama menghitung dari keadaan lama. Selengkapnya}. Menulis pernyataan tulis sebelum baca tidak mengubahnya menjadi write-first. Untuk write-first, gunakan eksplisit (wr_en && wr_addr==rd_addr) ? wr_data : mem[rd_addr]. Bypass ini tetap mempertahankan register keluaran.

Validitas dan inisialisasi adalah kontrak berbeda

rst sinkron active-high. Jika rst=1 pada tepi, kedua permintaan diabaikan dan hanya rd_valid dihapus ke 0; array dan rd_data tidak dihapus. Alamat yang belum pernah ditulis sejak daya menyala tidak didefinisikan: simulator dapat menunjukkan X dan nilai fisik tertentu tidak boleh diasumsikan.

rd_valid=1 menandai periode respons, bukan alamat yang telah diinisialisasi. Pengguna harus membaca alamat yang sudah ditulis atau memelihara tabel inisialisasi. Baca read-first pada tepi penulisan pertama tetap mengembalikan isi lama tidak terdefinisi. rd_data juga harus diabaikan ketika valid=0. Guard valid dan inisialisasi alamat tidak saling menggantikan.

Reset tidak menghapus penyimpanan: nilai tertulis tetap ada menurut RTL. Jika sistem membuang isi lama setelah reset, tabel inisialisasi luar juga harus dikelola. Penghapusan informasi sensitif adalah kebutuhan terpisah dari reset kontrol.

Setiap kolom mengamati tepi naik^{iTepi naik Saat clock berubah 0 ke 1, berbeda dari tingkat yang mencakup seluruh interval CLK=1. Selengkapnya}: masukan sebelum, keadaan after sesudah. Penjajaran bukan tundaan fisik^{iTundaan propagasi Waktu sejak masukan berubah hingga keluaran stabil pada nilai benar. Kesetaraan logika berbeda dari karakteristik waktu. Selengkapnya}. Semua alamat 3: E0 menulis 25, E1 menggantinya dengan 9A sambil membaca. Tanda hubung berarti tidak terdefinisi; valid=0 bukan respons. Data ditulis heksadesimal.

Menelusuri empat tepi secara manual

E0 menulis 25 ke alamat 3 dengan rd_en=0. E1 menulis 9A dan membaca 3: sesudah E1 valid=1,data=25. E2 membaca lagi tanpa menulis: data=9A. E3 dengan rd_en=0 memberi valid=0 dan mempertahankan data=9A. Menghitung nilai terakhir ini sebagai respons baru memproses data sama dua kali.

Untuk alamat berbeda, baca dan tulis independen: membaca 7 sambil menulis 3 mengembalikan isi lama 7. Pada FPGA nyata, periksa sumber RAM hasil sintesis dan kebijakan konflik melalui laporan serta dokumentasi komponen. Menentukan makna RTL dan memvalidasi perangkat tertentu adalah tahap berbeda.