Flip-flop D: dari tingkat ke tepi

Interval clock bernilai 1 berbeda dari saat clock menjadi 1

Latch^{iLatch Elemen penyimpan yang mengikuti masukan ketika kontrol aktif dan mempertahankan nilai saat tidak aktif. Berbeda dari flip-flop yang hanya menangkap pada tepi. Selengkapnya} tingkat tinggi mengikuti D sepanjang CLK=1. Flip-flop D^{iFlip-flop Elemen yang menangkap masukan pada tepi clock tertentu dan menyimpannya hingga tepi berikutnya. Masukan harus memenuhi setup dan hold.} tepi naik^{iTepi naik Saat clock berubah 0 ke 1, berbeda dari tingkat yang mencakup seluruh interval CLK=1.} menangkap D pada batas transisi 0→1 dan menyimpannya hingga tepi naik berikutnya. Kondisi clk=1 saja tidak menyamakan kedua perilaku.

Lakukan perbandingan berikut:

1. Saat CLK=0, ubah D menjadi 1. Kedua Q masih 0.
2. Naikkan CLK ke 1. Kedua Q menjadi 1.
3. Tahan CLK=1 lalu ubah D ke 0. Hanya Q latch menjadi 0.
4. Turunkan CLK lalu naikkan lagi. Q flip-flop kini menangkap 0.

Satu siklus rangkaian sekuensial

Ketika Q melewati logika kombinasional untuk membentuk D, terbentuk transisi keadaan. Dengan $D_k$ sebagai masukan tepat sebelum tepi dan $Q_{k+1}$ sebagai keadaan tersimpan setelahnya, model idealnya:

Keluaran nyata berubah setelah tundaan clock-to-Q, bukan seketika pada tepi. Beberapa flip-flop menangkap masukannya pada tepi yang sama, sehingga keadaan berikutnya dihitung dari keadaan lama semua flip-flop tersebut. Inilah dasar pencacah dan register geser^{iRegister Rangkaian penyimpan beberapa bit keadaan. Register sinkron mata kuliah ini menangkap masukan yang ditentukan pada tepi clock.}.

Setup dan hold adalah prasyarat sampling

D harus stabil selama waktu setup^{iSetup Waktu minimum data harus stabil sebelum tepi tangkap. Jika dilanggar, hasil tersimpan tidak dijamin. Selengkapnya} sebelum tepi dan hold^{iWaktu hold Waktu minimum data tetap stabil setelah tepi tangkap. Bedakan dari operasi menahan nilai biasa menurut konteks. Selengkapnya} sesudahnya. Jika D berubah dekat tepi, hasil tidak sekadar dijamin sebagai nilai lama atau baru: metastabilitas dapat terjadi. Praktikum tidak menyimulasikan fenomena analog ini.

Register menggabungkan beberapa flip-flop. Lebar delapan bit saja tidak menjamin kedelapan bit masukannya merupakan satu nilai koheren; syarat timing dan aturan transfer data yang sama harus dipenuhi.

Keadaan awal dan reset

Memulai simulasi dengan Q=0 berbeda dari jaminan perangkat keras menyala pada 0. Pelajaran berikutnya menambahkan reset dan enable untuk menetapkan kapan inisialisasi serta penahanan terjadi. Reset sinkron bekerja pada tepi; reset asinkron bekerja tanpa menunggu tepi, tetapi waktu pelepasannya juga perlu diperhatikan.