19 / 63 · Konsep

Awal penyimpanan: umpan balik serta latch SR dan D

Pahami dua keadaan stabil sambungan silang, masukan SR terlarang, dan interval transparan latch D.

Keluaran yang tidak dapat dijelaskan hanya dari masukan sekarang

Mengingat penekanan singkat tombol membutuhkan keadaan. Keluaran kombinasional ditentukan hanya oleh masukan sekarang; pada penyimpanan, keadaan sebelumnya juga memengaruhi hasil berikutnya.

Latch SR^{Latch Elemen penyimpan yang mengikuti masukan ketika kontrol aktif dan mempertahankan nilai saat tidak aktif. Berbeda dari flip-flop yang hanya menangkap pada tepi.} active-high dari dua NOR bersilang memenuhi:

Q=\overline{R+\overline Q},\qquad \overline Q=\overline{S+Q}

Saat S=R=0, (Q,Q̅)=(1,0) dan (0,1) sama-sama solusi stabil. Umpan balik mempertahankan keadaan yang sebelumnya dipilih. Walaupun ditulis Q̅, pada kondisi terlarang keluaran itu mungkin bukan komplemen Q.

S	R	Q setelah stabil	Makna
0	0	Q sebelumnya	Pertahankan
1	0	1	Set
0	1	0	Reset
1	1	Kedua keluaran NOR adalah 0	Kondisi yang tidak digunakan pada operasi normal

Saat S=R=1 dilepas bersamaan, tabel kebenaran^{Tabel kebenaran Tabel seluruh kombinasi masukan beserta keluarannya. Perubahan terhadap waktu diperiksa terpisah melalui gelombang. Selengkapnya} saja tidak dapat memastikan keadaan akhir. “Terlarang” bukan berarti pola masukan mustahil, melainkan tidak menjamin penyimpanan yang diinginkan sehingga harus dihindari. Latch SR NAND active-low^{Active-low Permintaan atau fungsi aktif ketika sinyal 0. Akhiran _n merupakan konvensi umum; perilaku sebenarnya ditentukan spesifikasi. Selengkapnya} memiliki polaritas serta kombinasi terlarang berbeda.

Latch D memisahkan data dan izin

Pada model ideal latch yang benar, Q mengikuti D saat enable=1 dan mempertahankan nilai sebelumnya saat enable=0.

Q^{+}=\begin{cases}D & E=1\\ Q & E=0\end{cases}

Persamaan $S=ED$ dan $R=E\overline D$ menghubungkannya dengan operasi SR. Merakit latch aman dari gerbang sembarang yang memiliki tundaan adalah persoalan lain: waktu transisi data dan berakhirnya enable harus memenuhi syarat.

Baca CLK sebagai enable dan amati interval transparan latch D

Asumsikan kedua q mulai dari 0. Latch D mengikuti D saat CLK=1 dan menahan nilainya saat CLK=0. Flip-flop D menangkap D hanya pada transisi clock 0→1.

Pada latch kiri, baca CLK sebagai E. Tahan CLK=1 lalu ubah D beberapa kali: Q terus mengikuti. Setelah CLK turun ke 0, perubahan D tidak mengubah Q. Flip-flop^{Flip-flop Elemen yang menangkap masukan pada tepi clock tertentu dan menyimpannya hingga tepi berikutnya. Masukan harus memenuhi setup dan hold. Selengkapnya} kanan dibandingkan dalam pelajaran berikutnya.

Tidak semua umpan balik merupakan penyimpanan

Menghubungkan keluaran inverter^{Negasi Operasi NOT menukar 0 dan 1. Garis di atas ekspresi menerapkan NOT pada seluruh ekspresi yang dicakupnya. Selengkapnya} ke masukannya sendiri tidak menghasilkan memori satu bit yang benar. $Q=\overline Q$ tidak memiliki solusi 0/1. Elemen penyimpan harus memiliki keadaan stabil, kontrol masukan, dan syarat timing yang jelas.

Bacaan lanjutan: MIT OpenCourseWare — Sequential Logic

Coba sendiri

Latch D aktif tingkat tinggi dimulai dari Q=0. Berikan (E,D)=(0,1)→(1,1)→(1,0)→(0,0)→(0,1). Berapa Q stabil pada tiap tahap?

Baca penjelasan

0→1→0→0→0. Pada dua tahap dengan E=1, Q mengikuti D. D=1 terakhir tidak disimpan karena E=0. Perhitungan ini mengasumsikan operasi ideal yang memenuhi timing.