Ecuaciones de estado del registro de desplazamiento

Lea varios flip-flops a la vez

Al introducir d en el bit 0 de un registro^{iRegistro Circuito que almacena varios bits de estado. Los registros síncronos de este curso capturan la entrada especificada en el flanco de reloj. Más información} de N bits:

Las llaves representan concatenación^{iConcatenación Operación que une secuencias de bits una junto a otra. El ancho resultante es la suma de sus anchos; no es una suma numérica. Más información} RTL. Todos los bits leen el mismo estado anterior; d no recorre todo el registro en un flanco. Con enable=0 se conserva el vector entero; reset lo sustituye por el vector inicial especificado.

Cada columna siguiente registra un flanco ascendente^{iFlanco ascendente Instante en que el reloj pasa de 0 a 1. Se distingue del nivel alto, que abarca todo el intervalo con CLK=1. Más información}, con entrada previa y estado «después» actualizado. No se dibuja retardo físico de propagación^{iRetardo de propagación Tiempo desde un cambio de entrada hasta que la salida se estabiliza en el valor correcto. La equivalencia lógica y el comportamiento temporal son propiedades distintas. Más información}. Desde q=000, introduzca un 1 y luego tres ceros: el bit activo avanza q0→q1→q2 y desaparece.

Avance una vez con din=1 y otras tres con din=0: 001→010→100→000. Cambiar la entrada solo modifica la predicción del próximo flanco, no la q almacenada actual.

Compruebe la concatenación con una ecuación numérica

Interpretando el vector como unsigned^{iunsigned Interpretación de una secuencia de bits como entero no negativo. Con n bits, el rango es de 0 a 2^n−1; puede diferir de la interpretación signed de los mismos bits. Más información}:

Para N=3, Q=5 (101) y d=1, $2\cdot5+1=11$ y $11\bmod8=3$: resulta 011. Esta forma distinta de la concatenación sirve como referencia independiente.

Qué se almacena

Los bits antiguos avanzan a índices mayores y el nuevo entra en el menor. Tras suficientes entradas válidas, se conservan «la actual y las N−1 anteriores». La misma estructura sirve para detectar patrones, crear líneas de retardo simples o convertir serie a paralelo.

Más almacenamiento no aumenta los bits aceptados por ciclo: aquí se acepta uno por flanco válido. Entrada paralela, desplazamiento de varios bits y pausas ready/valid^{iHandshake Contrato que confirma una transferencia cuando valid del emisor y ready del receptor valen 1 en el mismo flanco. Incluye las reglas para conservar los datos durante la espera. Más información} requieren sus propios caminos de datos y controles.