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Circuitos lógicos digitales

Índice del curso

Índice del curso
01Señales digitales y representación de números
Señales digitales: cuándo una tensión representa 0 o 1Concepto
Sistemas numéricos y representación de ancho fijoConcepto
02Puertas básicas y tablas de verdad
Puertas básicas: AND, OR, NOT y BUFFERConcepto
NAND, NOR y símbolos de inversiónConcepto
XOR y XNOR: igualdad, diferencia y paridadConcepto
Puertas universales: construya circuitos solo con NANDConcepto
03De las expresiones lógicas al diseño de circuitos
Álgebra de Boole, transformaciones equivalentes y coste de implementaciónConcepto
De la tabla de verdad a la expresión: mintérminos, maxtérminos, SOP y POSConcepto
Mapas de Karnaugh y condiciones de don’t-careConcepto
Práctica de diseño: de la especificación a una mayoría de tres entradasPráctica
04Circuitos de direccionamiento y selección
Decodificadores, selección one-hot y entradas válidasConcepto
Codificadores y prioridad: elija una entre varias peticionesConcepto
DEMUX y decodificador: envíe datos por el camino seleccionadoConcepto
Señales y puertos: contratos de ancho, dirección y tiempoConcepto
De la tabla de verdad al MUX y la expansión de ShannonConcepto
05Circuitos aritméticos y ancho de bits
Sumadores y propagación del acarreoConcepto
Complemento a dos, extensión de signo y desbordamientoConcepto
Comparadores y especificación de los límitesConcepto
06Latches, flip-flops y almacenamiento de estado
El inicio de la memoria: realimentación y latches SR y DConcepto
Flip-flop D: del nivel al flancoConcepto
Flip-flops, enable y prioridad de controlConcepto
Transiciones síncronas y función del relojConcepto
07Implementación y verificación RTL de un MUX
Selección combinacional y latencia de una salida registradaConcepto
RTL combinacional y asignaciones completasConcepto
Práctica: prueba exhaustiva del MUX y análisis de la salida registradaPráctica
Instantes de muestreo y causalidad en las formas de ondaConcepto
Verificación del MUX: prueba exhaustiva y propiedadesConcepto
Comprobación de diseño: equivalencia de selección e instante de observaciónEvaluación
08Contadores y diseño de estados discretos
Número de estados, ancho del contador y códigos no utilizadosConcepto
Estado siguiente del contador y prioridad del resetConcepto
Asignaciones no bloqueantes y actualización simultáneaConcepto
Práctica: verifique reset, retorno modular e invariantes del contadorPráctica
Contadores modulares, saturación y pulsos de finConcepto
Depuración del contador y contraejemplos mínimosConcepto
Comprobación de diseño: límites de ancho, prioridad y retornoEvaluación
09Registros de desplazamiento y flujo de datos
Índices de vector, orden de bits y signoConcepto
Entrada serie y límites de tramaConcepto
Ecuaciones de estado del registro de desplazamientoConcepto
Anchos de selección, concatenación y repetición de bitsConcepto
Práctica: verifique el movimiento serie y el orden de bitsPráctica
Distinga latencia en ciclos y tasa de procesamientoConcepto
Verificación del desplazamiento y alineación de datos con validConcepto
Comprobación de diseño: latencia, alineación y conservación de entradasEvaluación
10Temporización, entradas reales y diseño integrado
Setup, hold y presupuesto temporalConcepto
Riesgos lógicos y límites de la equivalenciaConcepto
Cruces de dominios de reloj y metaestabilidadConcepto
Botones reales: sincronización, antirrebote y un único eventoConcepto
Máquinas de estados: separe estado, transición y salidaConcepto
Plan de verificación, cobertura y referencia independienteConcepto
Proyecto integrado: detector del patrón 101 con solapamientoConcepto
11Ampliación opcional · Caminos de datos aritméticos
ALU e indicadores zero, negative, carry y overflowConcepto
Barrel shifter y etapas de MUXConcepto
Punto fijo, redondeo y saturaciónConcepto
Multiplicador unsigned multiciclo por desplazamiento y sumaConcepto
12Ampliación opcional · Memorias y FIFO
Memoria síncrona y contrato de colisiones entre lectura y escrituraConcepto
Banco de registros de dos lecturas y una escritura con bypassConcepto
Punteros y políticas de frontera de una FIFO de un solo relojConcepto
Plan de verificación de FIFO y memoria con un scoreboard independienteConcepto
13Ampliación opcional · Pipelines e interfaces
Ready/valid y un búfer elástico de una posiciónConcepto
Pipeline de multiplicación y suma y alineación de datosConcepto
Pipeline con parada y contrapresiónConcepto
Interfaz de registros e instante de los efectos de una operaciónConcepto
Práctica integradora: transmisor UART y temporización de tramasConcepto

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