23 / 63 · Concepto

Selección combinacional y latencia de una salida registrada

Analice cómo cambian interfaz y latencia al almacenar la salida de un MUX.

Por qué registrar una salida

La salida combinacional de un MUX^{Multiplexor Circuito combinacional que conecta una de varias entradas a la salida según una señal de selección. Debe especificarse la correspondencia entre los bits de selección y los números de entrada. Más información} puede variar cada vez que cambian datos o selección. Un registro^{Registro Circuito que almacena varios bits de estado. Los registros síncronos de este curso capturan la entrada especificada en el flanco de reloj. Más información} posterior permite que la siguiente etapa use un valor definido en una frontera de reloj, a cambio de cambiar latencia e instante de observación.

Para entradas $a_k,b_k,s_k$ preparadas justo antes de k y valor $q_{k+1}$ almacenado después:

y_k=\overline{s_k}a_k+s_kb_k,\qquad q_{k+1}=y_k

Defina siempre cuándo se presenta la entrada y se observa la salida al hablar de latencia. En una interfaz que define ambas como salidas de registros, el número de etapas intermedias determina los ciclos de latencia.

Dibuje primero una cronología breve

Antes del flanco	a	b	sel	y	q después del flanco
1	0	1	0	0	0
2	0	1	1	1	1
3	1	0	1	0	0

Si sel cambia entre los flancos 1 y 2, la salida y cambia primero, mientras q se conserva hasta el flanco 2. Comparar inmediatamente q con el cambio de entrada puede parecer un error de un ciclo.

Las columnas siguientes son observaciones ordenadas, no intervalos temporales uniformes. Se fija a=0, b=1. Observe cómo q se conserva desde el cambio de sel hasta el flanco siguiente.

Orden en que cambia primero y y después q

Ver los datos de la forma de onda

Datos de la forma de onda: cada carácter es un intervalo; un punto conserva el estado anterior; p representa un ciclo de reloj.
Señal	Forma de onda	Valores del bus
evento	`23452`	E1 después → sel → 1 → E2 después → sel → 0 → E3 después
sel	`01.0.`
y	`01.0.`
q	`0.1.0`

Lo que un registro no resuelve

Una entrada inestable cerca del flanco de captura sigue siendo insegura con un registro. Una selección de otro dominio de reloj requiere sincronización específica. Tampoco desaparecen todos los pulsos espurios de y. Revise si la interfaz consume solo q o también usa y por otro camino.

Inténtalo tú

Considere registro de entrada → MUX → registro de salida con el mismo reloj. ¿En qué flanco llega normalmente al registro de salida el nuevo valor lanzado en k?

Leer la explicación

En k+1, para un camino síncrono normal de un ciclo. En k, el registro de salida observa el valor anterior del registro de entrada; el nuevo valor pasa por clock-to-Q y el retardo combinacional para preparar el flanco siguiente. No atraviesa instantáneamente ambos registros en el mismo flanco.