Comprobación de diseño: latencia, alineación y conservación de entradas

Fije cómo se cuenta la latencia

Un registro^{iRegistro Circuito que almacena varios bits de estado. Los registros síncronos de este curso capturan la entrada especificada en el flanco de reloj. Más información} de tres bits ejecuta q <= {q[1:0], din} solo con entrada válida y conserva q con valid=0. Desde 0 después de reset^{iReset Control que devuelve el estado a un valor inicial especificado. Deben definirse su carácter síncrono o asíncrono y su prioridad frente a otros controles. Más información}, aplique en flancos ascendentes^{iFlanco ascendente Instante en que el reloj pasa de 0 a 1. Se distingue del nivel alto, que abarca todo el intervalo con CLK=1. Más información} distintos (valid,din) = (1,1), (0,0), (1,0), (1,1).

Hay cuatro flancos, pero solo tres desplazamientos. Compruebe que la secuencia de estados y la descripción de «latencia en ciclos» sean coherentes.

Cada columna registra un flanco, con entrada previa y estado «después» actualizado; la alineación no muestra propagación física^{iRetardo de propagación Tiempo desde un cambio de entrada hasta que la salida se estabiliza en el valor correcto. La equivalencia lógica y el comportamiento temporal son propiedades distintas. Más información}. La segunda columna, valid=0, conserva el estado. No confunda número de columnas de reloj con movimientos de q.

Problema adicional

Al ampliar a un pipeline^{iPipeline Estructura que divide el cálculo en etapas separadas por registros para procesar varias entradas de forma solapada. Los datos, valid y controles deben mantenerse alineados entre etapas. Más información} con datos de ocho bits por entrada, es incorrecto poner tres etapas de datos y retrasar valid solo una. Aplique las mismas reglas de avance o diseñe conjuntamente aceptación y entrega de un búfer que pueda detenerse.