Riesgos lógicos y límites de la equivalencia

La tabla de verdad no incluye tiempo

Con B=C=1, la función siguiente vale 1 tanto para A=0 como para A=1:

Las puertas físicas no responden instantáneamente. Al pasar A de 1 a 0, AB puede bajar antes de que $\overline A C$, que atraviesa un inversor^{iNegación Operación NOT que cambia 0 por 1 y 1 por 0. Una barra sobre una expresión aplica NOT a toda la expresión cubierta. Más información}, suba. Durante ese intervalo ambos términos valen 0. Ese cero breve en una salida que debería conservar 1 es un riesgo estático de 1 (static-1 hazard).

Compare retardos numéricamente

Suponga estos retardos hasta las entradas OR. Son valores didácticos, no datos de un proceso concreto.

Ambas entradas OR están a 0 unos 2 ns. La existencia y anchura del pulso real también dependen del retardo de OR y su respuesta a pulsos cortos. Acertar las ocho filas de la tabla de verdad^{iTabla de verdad Tabla que enumera todas las combinaciones posibles de entradas y la salida de cada una. La evolución temporal se comprueba por separado en las formas de onda. Más información} no verifica este transitorio.

Cada intervalo de la figura es 1 ns desde el cambio de A: AB cambia a 2 ns y NOT(A)C a 4 ns. Las últimas filas combinan las entradas omitiendo el retardo propio de OR; no son una medición física. Observe cómo BC=1 cubre el hueco.

Un término redundante puede tener una función temporal

Añada BC, que sostiene la salida mientras B=C=1 independientemente de A:

El teorema del consenso del álgebra de Boole^{iÁlgebra de Boole Álgebra de 0, 1 y las operaciones AND, OR y NOT. El signo de suma suele representar OR, por lo que sus reglas difieren de la suma de enteros. Más información} conserva la función estable. BC permanece en 1 durante la transición de A y cubre el hueco de este cambio de una única entrada. En Karnaugh equivale a cubrir dos unos adyacentes con un grupo común.

El argumento presupone una única entrada en transición y una implementación SOP de dos niveles. No resuelve por sí solo cambios simultáneos de varias entradas, riesgos dinámicos en lógica multinivel ni ruido analógico.

Escribir el término en RTL no garantiza conservarlo

La síntesis puede reconocer y eliminar BC como redundante. Añadirlo al código no demuestra que la implementación esté libre de riesgos. Elija una estructura apropiada y revise caminos y temporización tras implementar.

En un camino síncrono, la base es cumplir setup^{iSetup Tiempo mínimo durante el cual la entrada debe permanecer estable antes del flanco de captura. Si se incumple, el valor almacenado no está garantizado. Más información} y hold^{iTiempo de hold Tiempo mínimo durante el cual la entrada debe permanecer estable después del flanco de captura. Hay que distinguirlo, por el contexto, de la simple conservación de un valor. Más información} para que el registro^{iRegistro Circuito que almacena varios bits de estado. Los registros síncronos de este curso capturan la entrada especificada en el flanco de reloj. Más información} capture después de estabilizarse la salida. Usar directamente una salida combinacional con pulsos espurios como reloj, reset asíncrono o disparo externo puede agravar el problema. Diseñe considerando el propósito y la recepción de la señal.