Flip-flop D: del nivel al flanco

Estar en 1 y pasar a 1 son condiciones distintas

Un latch^{iLatch Elemento de almacenamiento que sigue la entrada mientras el control está activo y conserva el valor cuando está inactivo. Se distingue del flip-flop, que captura solo en un flanco. Más información} activo en alto sigue D durante todo CLK=1. Un flip-flop^{iFlip-flop Elemento que captura la entrada en el flanco de reloj especificado y la conserva hasta el siguiente. La entrada debe cumplir setup y hold.} D de flanco ascendente^{iFlanco ascendente Instante en que el reloj pasa de 0 a 1. Se distingue del nivel alto, que abarca todo el intervalo con CLK=1.} captura D cuando CLK pasa de 0 a 1 y lo conserva hasta el siguiente flanco ascendente. Un simple condicional clk=1 no representa ambos comportamientos.

Haga esta comparación:

1. Con CLK=0, cambie D a 1. Ambas Q siguen en 0.
2. Suba CLK a 1. Ambas Q pasan a 1.
3. Mantenga CLK=1 y cambie D a 0. Solo Q del latch baja a 0.
4. Baje CLK a 0 y vuelva a subirlo a 1. Q del flip-flop captura 0.

Un ciclo de un circuito secuencial

Si la salida Q atraviesa lógica combinacional para generar la siguiente entrada D, se obtiene una transición de estado. Llamando $D_k$ a la entrada antes del flanco y $Q_{k+1}$ al estado posterior, el modelo ideal es:

La salida física cambia tras el retardo clock-to-Q, no instantáneamente en el flanco. Como varios flip-flops capturan sus propias entradas en el mismo flanco, pueden calcular el siguiente estado desde los estados anteriores de los demás. Esta es la base de contadores y registros^{iRegistro Circuito que almacena varios bits de estado. Los registros síncronos de este curso capturan la entrada especificada en el flanco de reloj.} de desplazamiento.

Setup y hold son condiciones de la captura

D debe permanecer estable durante setup^{iSetup Tiempo mínimo durante el cual la entrada debe permanecer estable antes del flanco de captura. Si se incumple, el valor almacenado no está garantizado. Más información} antes del flanco y hold^{iTiempo de hold Tiempo mínimo durante el cual la entrada debe permanecer estable después del flanco de captura. Hay que distinguirlo, por el contexto, de la simple conservación de un valor. Más información} después. Si cambia cerca del flanco, no se garantiza simplemente «valor viejo o nuevo»; puede aparecer metaestabilidad. La práctica no simula este fenómeno analógico.

Un registro agrupa varios flip-flops. Tener ocho bits de ancho no garantiza que sus ocho entradas formen un único valor coherente: hacen falta condiciones temporales y reglas de transferencia comunes.

Estado inicial y reset

Iniciar Q=0 en simulación no significa que el hardware se encienda necesariamente en 0. La siguiente lección añade reset y enable para especificar inicialización y conservación. El reset síncrono actúa en el flanco; el asíncrono actúa independientemente de él, pero también exige atención a su desactivación.