Distinga latencia en ciclos y tasa de procesamiento

Defina el origen de «N ciclos después»

Un bit capturado en bit 0 en k llega al bit N−1 de un registro^{iRegistro Circuito que almacena varios bits de estado. Los registros síncronos de este curso capturan la entrada especificada en el flanco de reloj. Más información} de N bits en k+N−1. Entre primera y última captura transcurren N−1 periodos.

Si el registro que impulsa la entrada genera el bit en k, la primera captura del desplazador suele ocurrir en k+1. Desde ese origen, la salida tarda N periodos. No es una contradicción: cambió el punto inicial.

Definiendo d[k] como entrada aceptada en k, una vez llena la línea:

Una latencia larga es compatible con un resultado por ciclo

Con periodo T y aceptación de un bit por flanco, la tasa^{iTasa de procesamiento Número de operaciones aceptadas o completadas por unidad de tiempo. Un pipeline puede aumentarla sin reducir la latencia de una operación individual.} estable es $1/T$ bits/s. Aumentar N añade almacenamiento y latencia, pero mantiene la tasa si se siguen aceptando entradas.

Una línea de cuatro etapas a 100 MHz tiene periodo 10 ns y tasa estable 100 Mbit/s. Que un bit tarde en atravesarla no implica que deba esperarse antes de introducir el siguiente.

Cada columna registra un flanco ascendente^{iFlanco ascendente Instante en que el reloj pasa de 0 a 1. Se distingue del nivel alto, que abarca todo el intervalo con CLK=1. Más información}, entradas anteriores y estados «después» posteriores. La alineación no representa propagación física^{iRetardo de propagación Tiempo desde un cambio de entrada hasta que la salida se estabiliza en el valor correcto. La equivalencia lógica y el comportamiento temporal son propiedades distintas. Más información}. En tres etapas, A entra en la primera en E0 y llega a la última justo después de E2, mientras B y C ocupan las anteriores. Los guiones indican posiciones aún no válidas.

Con pausas, cuente desplazamientos válidos

Un flanco con enable=0 o accept=0 no mueve bits. Ya no puede garantizarse un tiempo real fijo, solo una latencia medida en avances aceptados. Mueva valid con las mismas condiciones que los datos para identificar salidas válidas.

Presentar el pipeline^{iPipeline Estructura que divide el cálculo en etapas separadas por registros para procesar varias entradas de forma solapada. Los datos, valid y controles deben mantenerse alineados entre etapas. Más información} únicamente como una forma de reducir latencia induce a error. A menudo divide lógica para subir la frecuencia, añadiendo registros y latencia en ciclos. El estudio posterior profundiza en los compromisos de área, potencia y frecuencia.