Memoria síncrona y contrato de colisiones entre lectura y escritura

Antes de la dirección, defina cuándo responde

Una memoria requiere capacidad, latencia de lectura y política de colisiones. Construiremos una memoria de 16 posiciones de ocho bits, con una lectura y una escritura por flanco ascendente. Comparten reloj, pero sus direcciones son independientes. La capacidad es 16×8=128 bits y la dirección mide $\log_2 16=4$ bits.

Estabilice dirección y rd_en antes del flanco; después aparecen rd_data y rd_valid registrados. Es una etapa de lectura registrada. Otro always_ff que lea esas salidas en el mismo flanco ve sus valores anteriores; el registro^{iRegistro Circuito que almacena varios bits de estado. Los registros síncronos de este curso capturan la entrada especificada en el flanco de reloj. Más información} consumidor recibe la respuesta en el siguiente. Marque por separado solicitud y observación. Se admite una solicitud cada ciclo: una etapa de latencia no significa tasa^{iTasa de procesamiento Número de operaciones aceptadas o completadas por unidad de tiempo. Un pipeline puede aumentarla sin reducir la latencia de una operación individual. Más información} de 1/2.

Lectura y escritura de la misma dirección

Suponga M[3]=8'h25 antes del flanco y lectura de 3 simultánea con escritura de 8'h9A. Read-first responde 25 y actualiza la memoria a 9A. Write-first responde el nuevo 9A. No-change conserva el registro de salida, que no necesariamente contiene el valor anterior de la dirección 3. Son contratos válidos distintos, también diferenciados en los modos de sincronización de RAM de AMD.

Usaremos read-first. Sean $M^{-}$ y $M^{+}$ la matriz antes y después de un flanco sin reset. Para cualquier dirección $a$:

Incluso con colisión, se lee $M^{-}$, no $M^{+}$. Sin solicitud, rd_data se conserva.

module sync_mem16x8 (
  input  logic       clk, rst,
  input  logic       wr_en, rd_en,
  input  logic [3:0] wr_addr, rd_addr,
  input  logic [7:0] wr_data,
  output logic [7:0] rd_data,
  output logic       rd_valid
);
  timeunit 1ns;
  timeprecision 1ps;
  logic [7:0] mem [0:15];

  always_ff @(posedge clk) begin
    if (rst) begin
      rd_valid <= 1'b0;
    end else begin
      rd_valid <= rd_en;
      if (wr_en)
        mem[wr_addr] <= wr_data;
      if (rd_en)
        rd_data <= mem[rd_addr];
    end
  end
endmodule

Ambos lados derechos usan valores previos y las asignaciones no bloqueantes^{iAsignación no bloqueante Asignación escrita con <= en RTL secuencial. Evalúa el lado derecho y programa la actualización, permitiendo que los registros del mismo flanco calculen a partir del estado anterior. Más información} se aplican después. Escribir antes la sentencia de escritura no hace que la lectura vea el dato nuevo. Para write-first, explicite (wr_en && wr_addr==rd_addr) ? wr_data : mem[rd_addr]. Ese bypass mantiene el registro de salida.

Valid e inicialización son compromisos diferentes

rst es síncrono activo en alto. Con rst=1 en un flanco, se ignoran ambas solicitudes y solo se borra rd_valid. No se ponen a cero matriz ni rd_data. El contenido de una dirección nunca escrita no está definido: puede aparecer X en simulación y no debe suponerse ningún número en hardware.

rd_valid=1 significa «ciclo de respuesta de lectura», no «dirección inicializada y valor conocido». Lea solo direcciones previamente escritas o mantenga una tabla de inicialización por dirección. Read-first durante la primera escritura sigue devolviendo el contenido previo desconocido. Además, no use rd_data con valid=0. Esa protección y la inicialización no se sustituyen entre sí.

Reset no borra el almacenamiento: lo escrito permanece en RTL. Si el sistema descarta el contenido tras reset, gestione también su tabla externa de inicialización. Borrar información sensible es un requisito distinto de reiniciar controles.

Cada columna registra un flanco ascendente^{iFlanco ascendente Instante en que el reloj pasa de 0 a 1. Se distingue del nivel alto, que abarca todo el intervalo con CLK=1. Más información}, entradas previas y valores «después» actualizados; no representa propagación física^{iRetardo de propagación Tiempo desde un cambio de entrada hasta que la salida se estabiliza en el valor correcto. La equivalencia lógica y el comportamiento temporal son propiedades distintas. Más información}. Todas las direcciones son 3. E0 escribe 25 por primera vez; E1 lee mientras lo sustituye por 9A. El guion en data significa valor indeterminado; valid=0 excluye una respuesta. Los datos se muestran en hexadecimal.

Siga cuatro flancos a mano

E0 escribe 25 en 3 con rd_en=0. E1 escribe 9A y lee 3: después, valid=1 y data=25. E2 lee sin escribir: data=9A. E3, con rd_en=0, conserva 9A pero valid=0. Contarlo como nueva respuesta solo por conservar 9A procesaría el dato dos veces.

Con direcciones distintas, lectura y escritura son independientes. Leer 7 mientras escribe 3 responde el valor previo de 7. Compruebe en síntesis y documentación del dispositivo qué recurso RAM implementa este RTL y cómo trata colisiones. Definir semántica RTL y verificar una implementación concreta son pasos distintos.