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El inicio de la memoria: realimentación y latches SR y D

Comprenda los dos estados estables del acoplamiento cruzado, la entrada prohibida de SR y la transparencia del latch D.

Salidas que no se explican solo por la entrada actual

Recordar que se pulsó brevemente un interruptor requiere estado. La salida combinacional depende de las entradas actuales; en almacenamiento, el estado anterior también afecta al resultado siguiente.

Un latch^{Latch Elemento de almacenamiento que sigue la entrada mientras el control está activo y conserva el valor cuando está inactivo. Se distingue del flip-flop, que captura solo en un flanco.} SR activo en alto, formado por dos NOR cruzadas, cumple:

Q=\overline{R+\overline Q},\qquad \overline Q=\overline{S+Q}

Con S=R=0, tanto (Q,Q̅)=(1,0) como (0,1) son soluciones estables. La realimentación conserva el estado elegido. Aunque se escriba Q̅, bajo la condición prohibida esa salida puede no ser el complemento de Q.

S	R	Q tras estabilizarse	Significado
0	0	Q anterior	Conservación
1	0	1	set
0	1	0	reset
1	1	Ambas salidas NOR a 0	Condición excluida del funcionamiento normal

Si se retiran simultáneamente S=R=1, la tabla de verdad^{Tabla de verdad Tabla que enumera todas las combinaciones posibles de entradas y la salida de cada una. La evolución temporal se comprueba por separado en las formas de onda. Más información} no garantiza el estado final. «Prohibido» no significa que esos bits no puedan existir, sino que no garantizan el almacenamiento deseado y deben evitarse. El latch SR de NAND, activo en bajo^{Activo en bajo Convención según la cual una petición o función está activa cuando la señal vale 0. El sufijo _n es habitual; el comportamiento real lo define la especificación. Más información}, tiene otra polaridad y otra combinación prohibida.

El latch D separa dato y autorización

Idealmente, un latch correcto sigue D con enable=1 y conserva Q con enable=0:

Q^{+}=\begin{cases}D & E=1\\ Q & E=0\end{cases}

Las relaciones $S=ED$ , $R=E\overline D$ permiten vincularlo con SR. Construir un latch seguro con puertas arbitrarias que tienen retardo es otra cuestión: hay requisitos temporales para la transición de datos y el cierre de enable.

Lea CLK como enable y observe la transparencia del latch D

Se supone que ambos q parten de 0. El latch D sigue a D mientras CLK=1 y conserva el valor con CLK=0. El flip-flop D captura D solo en una transición 0→1 de CLK.

En el latch izquierdo, lea CLK como E. Mantenga CLK=1 y cambie D varias veces: Q seguirá cambiando. Baje CLK a 0; después Q se conserva aunque cambie D. Compararemos el flip-flop^{Flip-flop Elemento que captura la entrada en el flanco de reloj especificado y la conserva hasta el siguiente. La entrada debe cumplir setup y hold. Más información} de la derecha en la siguiente lección.

No toda realimentación almacena

Conectar la salida de un inversor^{Negación Operación NOT que cambia 0 por 1 y 1 por 0. Una barra sobre una expresión aplica NOT a toda la expresión cubierta. Más información} a su propia entrada no crea una memoria válida de un bit: $Q=\overline Q$ no tiene solución 0/1. El almacenamiento exige estados estables, control de entrada y condiciones temporales.

Lectura adicional: MIT OpenCourseWare — Sequential Logic

Inténtalo tú

Un latch D activo en nivel alto parte de Q=0. Aplique (E,D): (0,1)→(1,1)→(1,0)→(0,0)→(0,1). ¿Cuál es Q estable en cada etapa?

Leer la explicación

0→1→0→0→0. Sigue a D en las dos etapas con E=1; el D=1 final no se almacena porque E=0. Es el comportamiento ideal suponiendo satisfechas las condiciones temporales.