Barrel shifter y etapas de MUX

Requisitos previos: MUX^{iMultiplexor Circuito combinacional que conecta una de varias entradas a la salida según una señal de selección. Debe especificarse la correspondencia entre los bits de selección y los números de entrada. Más información}, desplazamientos lógicos y aritméticos y retardo de propagación^{iRetardo de propagación Tiempo desde un cambio de entrada hasta que la salida se estabiliza en el valor correcto. La equivalencia lógica y el comportamiento temporal son propiedades distintas. Más información} combinacional.

Un desplazamiento variable selecciona un cableado fijo

Un registro^{iRegistro Circuito que almacena varios bits de estado. Los registros síncronos de este curso capturan la entrada especificada en el flanco de reloj. Más información} que desplaza un bit cada vez usa tantos relojes como movimientos. Un barrel shifter recibe la cantidad y produce el resultado en un camino combinacional. No mueve físicamente el bit repetidas veces en el tiempo: selecciona conexiones desde las posiciones de entrada requeridas.

Para 16 bits y cantidades 0–15, $s=s_0+2s_1+4s_2+8s_3$. Coloque en serie cuatro etapas de 1,2,4,8 posiciones; cada una elige por MUX entre paso directo y desplazamiento fijo.

11=1011 selecciona 1,2,8 y omite 4. Desplazar lógicamente a la derecha 0xD2A5 produce 0x6952,0x1A54,0x1A54,0x001A entre etapas. Son cuatro etapas combinacionales, no cuatro relojes.

Hay cuatro grupos de 16 selecciones 2:1 de un bit: 64 puntos antes de optimizar cableado y constantes. Para $W=2^K$, la estructura escala como $W\log_2W$ y la profundidad como $\log_2W$. Incluso MUX W:1 dibujados por salida pueden convertirse en árboles al sintetizar. Las líneas de RTL no determinan área ni frecuencia.

La figura muestra cómo 1011 controla las cuatro etapas para desplazar 0xD2A5 once posiciones; no representa cuatro ciclos.

Use el desplazador derecho también hacia la izquierda

Invertir el orden de bits, desplazar lógicamente a la derecha s posiciones e invertirlo otra vez equivale a desplazar a la izquierda. Permite compartir las cuatro etapas, pero añade MUX de dirección en entrada y salida: el coste total supera 64. Una inversión fija del orden de bits es solo cableado.

El desplazamiento aritmético a la derecha rellena las posiciones superiores con el signo de la entrada original. A la izquierda se rellena con 0 incluso en modo aritmético. En complemento a dos^{iComplemento a dos Representación de enteros con signo mediante secuencias de bits de ancho fijo. El rango de n bits va de −2^(n−1) a 2^(n−1)−1. Más información}, los desplazamientos lógico y aritmético a la izquierda mueven los mismos bits y no detectan automáticamente overflow signed.

La cantidad también forma parte del contrato. El ejemplo acepta shamt de cinco bits, 0–31. Para cantidades de 16 o más, los desplazamientos lógicos y los desplazamientos a la izquierda producen 0; el desplazamiento aritmético a la derecha produce 16 copias del signo. Usar solo cuatro bits bajos confundiría 16 con 0.

module barrel16 (
  input  wire [15:0] x,
  input  wire [4:0] shamt,
  input  wire left,
  input  wire arithmetic,
  output wire [15:0] y
);
  wire fill;
  wire [15:0] stage [0:4];
  assign fill = (!left) && arithmetic && x[15];

  for (genvar i = 0; i < 16; i++) begin : direction
    assign stage[0][i] = left ? x[15-i] : x[i];
    assign y[i] = shamt[4] ? fill :
                  (left ? stage[4][15-i] : stage[4][i]);
  end

  for (genvar k = 0; k < 4; k++) begin : shift_stage
    localparam int D = 1 << k;
    assign stage[k+1] = shamt[k]
      ? {{D{fill}}, stage[k][15:D]}
      : stage[k];
  end
endmodule

k de generate es una constante de elaboración, no un bucle ejecutado cuatro veces en tiempo real. Los rangos y repeticiones fijos crean cuatro cableados y sus MUX. fill permanece igual en todas las etapas, conservando la extensión de signo al combinar movimientos.

El RTL explicita el relleno y permite aritmética sobre un vector unsigned^{iunsigned Interpretación de una secuencia de bits como entero no negativo. Con n bits, el rango es de 0 a 2^n−1; puede diferir de la interpretación signed de los mismos bits. Más información}. Al usar operadores, el desplazamiento aritmético a la derecha necesita un operando signed y >>>. Ni el símbolo solo ni declarar signed la variable original de una selección parcial bastan: concatenaciones y selecciones pueden perder el signo. Convierta primero al valor signed del ancho deseado. Consulte operadores admitidos en la documentación de expresiones Verilog de AMD.

Separe retardo y pérdida de información

A las cuatro etapas se suman dirección, selección de rango y cableado. Si falta margen temporal, inserte registros, retrasando también cantidad restante y dirección. Cambiará la latencia^{iLatencia Tiempo o número de ciclos entre la aceptación de una entrada y la aparición de su salida correspondiente. Se distingue de la tasa de procesamiento, que mide cantidad por unidad de tiempo. Más información} y ya no será la misma interfaz combinacional.

Los bits descartados no se recuperan. En un desplazamiento unsigned a la izquierda, cualquier 1 descartado de las posiciones superiores indica exceso de rango; para signed también importan signo original y bits descartados. Este módulo no produce esos indicadores. El desplazamiento aritmético a la derecha de valores negativos redondea $x/2^s$ hacia menos infinito: $-3$ desplazado una posición da $-2$, distinto de la división hacia cero, $-1$.