Equações de estado do registrador de deslocamento

Leia vários flip-flops ao mesmo tempo

Ao inserir d no bit 0 de um registrador^{iRegistrador Circuito que armazena vários bits de estado. Os registradores síncronos deste curso capturam a entrada especificada na borda de clock. Saiba mais} de N bits:

As chaves representam concatenação^{iConcatenação Operação que une sequências de bits lado a lado. A largura resultante é a soma de suas larguras; não é uma soma numérica. Saiba mais} RTL. Todos os bits leem o mesmo estado anterior; d não percorre todo o registrador numa borda. Com enable=0, o vetor inteiro é mantido; reset o substitui pelo vetor inicial especificado.

Cada coluna abaixo registra uma borda de subida^{iBorda de subida Instante em que o clock passa de 0 para 1. É diferente do nível alto, que abrange todo o intervalo com CLK=1. Saiba mais}, com entrada anterior e estado «depois» atualizado. Não se desenha atraso físico de propagação^{iAtraso de propagação Tempo entre uma mudança de entrada e a estabilização da saída no valor correto. Equivalência lógica e comportamento temporal são propriedades distintas. Saiba mais}. Partindo de q=000, insira um 1 e depois três zeros: o bit ativo avança q0→q1→q2 e desaparece.

Avance uma vez com din=1 e outras três com din=0: 001→010→100→000. Mudar a entrada altera apenas a previsão da próxima borda, não o q atualmente armazenado.

Confira a concatenação com uma equação numérica

Interpretando o vetor como unsigned^{iunsigned Interpretação de uma sequência de bits como inteiro não negativo. Com n bits, o intervalo é de 0 a 2^n−1; pode diferir da interpretação signed dos mesmos bits. Saiba mais}:

Para N=3, Q=5 (101) e d=1, $2\cdot5+1=11$ e $11\bmod8=3$: resulta 011. Essa forma diferente da concatenação serve como referência independente.

O que é armazenado

Os bits antigos avançam para índices maiores e o novo entra no menor. Após entradas válidas suficientes, mantêm-se «a atual e as N−1 anteriores». A mesma estrutura serve para detectar padrões, criar linhas de atraso simples ou converter serial em paralelo.

Mais armazenamento não aumenta os bits aceitos por ciclo: aqui se aceita um por borda válida. Entrada paralela, deslocamento de vários bits e pausas ready/valid^{iHandshake Contrato que confirma uma transferência quando valid do transmissor e ready do receptor valem 1 na mesma borda. Inclui as regras para manter os dados durante a espera. Saiba mais} exigem caminhos de dados e controles próprios.