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O início da memória: realimentação e latches SR e D

Compreenda os dois estados estáveis do acoplamento cruzado, a entrada proibida de SR e a transparência do latch D.

Saídas que não se explicam apenas pela entrada atual

Lembrar que um interruptor foi pressionado brevemente exige estado. A saída combinacional depende das entradas atuais; no armazenamento, o estado anterior também afeta o próximo resultado.

Um latch^{Latch Elemento de armazenamento que acompanha a entrada enquanto o controle está ativo e mantém o valor quando está inativo. É diferente do flip-flop, que captura apenas em uma borda.} SR ativo em nível alto, formado por duas NOR cruzadas, obedece a:

Q=\overline{R+\overline Q},\qquad \overline Q=\overline{S+Q}

Com S=R=0, tanto (Q,Q̅)=(1,0) quanto (0,1) são soluções estáveis. A realimentação conserva o estado escolhido. Embora se escreva Q̅, sob a condição proibida essa saída pode não ser o complemento de Q.

S	R	Q após estabilizar	Significado
0	0	Q anterior	Manutenção
1	0	1	set
0	1	0	reset
1	1	Ambas as saídas NOR em 0	Condição excluída da operação normal

Se S=R=1 forem retirados simultaneamente, a tabela-verdade^{Tabela-verdade Tabela que enumera todas as combinações possíveis de entradas e a saída de cada uma. A evolução temporal é verificada separadamente nas formas de onda. Saiba mais} não garante o estado final. «Proibido» não significa que esses bits não possam existir, mas que não garantem o armazenamento desejado e devem ser evitados. O latch SR de NAND, ativo em nível baixo^{Ativo em nível baixo Convenção segundo a qual uma solicitação ou função está ativa quando o sinal vale 0. O sufixo _n é comum; o comportamento real é definido pela especificação. Saiba mais}, tem outra polaridade e outra combinação proibida.

O latch D separa dado e autorização

Idealmente, um latch correto acompanha D com enable=1 e conserva Q com enable=0:

Q^{+}=\begin{cases}D & E=1\\ Q & E=0\end{cases}

As relações $S=ED$ , $R=E\overline D$ permitem ligá-lo ao SR. Construir um latch seguro com portas arbitrárias que têm atraso é outra questão: há requisitos temporais para a transição dos dados e o fechamento de enable.

Leia CLK como enable e observe a transparência do latch D

Supõe-se que ambos os valores de q começam em 0. O latch D acompanha D enquanto CLK=1 e mantém o valor com CLK=0. O flip-flop D captura D somente em uma transição 0→1 de CLK.

No latch à esquerda, leia CLK como E. Mantenha CLK=1 e mude D várias vezes: Q continuará acompanhando. Baixe CLK para 0; depois Q é mantido mesmo que D mude. Compararemos o flip-flop^{Flip-flop Elemento que captura a entrada na borda de clock especificada e a mantém até a próxima. A entrada deve cumprir setup e hold. Saiba mais} à direita na próxima aula.

Nem toda realimentação armazena

Ligar a saída de um inversor^{Negação Operação NOT que troca 0 por 1 e 1 por 0. Uma barra sobre uma expressão aplica NOT a toda a expressão coberta. Saiba mais} à própria entrada não cria uma memória válida de um bit: $Q=\overline Q$ não tem solução 0/1. Armazenamento exige estados estáveis, controle de entrada e condições temporais.

Leitura adicional: MIT OpenCourseWare — Sequential Logic

Experimente

Um latch D ativo em nível alto começa com Q=0. Aplique (E,D): (0,1)→(1,1)→(1,0)→(0,0)→(0,1). Qual é Q estável em cada etapa?

Ler a explicação

0→1→0→0→0. Acompanha D nas duas etapas com E=1; o D=1 final não é armazenado porque E=0. É o comportamento ideal supondo satisfeitas as condições temporais.