Altifigence Academy
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Digitale Logikschaltungen

Kursübersicht

Kursübersicht
01Digitale Signale und Zahlendarstellung
Digitale Signale: Wann eine Spannung 0 oder 1 bedeutetKonzept
Zahlensysteme und Darstellung mit fester BreiteKonzept
02Logikgatter und Wahrheitstabellen
Grundgatter: AND, OR, NOT und BUFFERKonzept
NAND, NOR und Inversionssymbole lesenKonzept
XOR und XNOR: Gleichheit, Unterschiede und ParitätKonzept
Universelle Gatter: Schaltungen nur mit NAND aufbauenKonzept
03Von Logikgleichungen zum Schaltungsentwurf
Boolesche Algebra, Äquivalenzumformungen und ImplementierungskostenKonzept
Von der Wahrheitstabelle zum Ausdruck: Minterme, Maxterme, SOP und POSKonzept
Karnaugh-Diagramme und Bedingungen für Don’t-caresKonzept
Entwurfsübung: Von der Spezifikation zur DreieingangsmehrheitÜbung
04Adressierung und Auswahlschaltungen
Decoder, One-hot-Auswahl und gültige EingabenKonzept
Encoder und Priorität: Eine von mehreren Anforderungen wählenKonzept
DEMUX und Decoder: Daten auf den gewählten Pfad leitenKonzept
Signale und Ports: Vertrag über Breite, Richtung und ZeitKonzept
Von der Wahrheitstabelle zu MUX und Shannon-ZerlegungKonzept
05Arithmetik und Vergleiche
Addierer und ÜbertragsstrukturenKonzept
Zweierkomplement, Vorzeichenerweiterung und OverflowKonzept
Komparatoren und GrenzwertspezifikationenKonzept
06Latches, Flipflops und Zustandsspeicherung
Beginn der Speicherung: Rückkopplung und SR-/D-LatchesKonzept
D-Flipflops: Vom Pegel zur FlankeKonzept
Flipflops, Enable und SteuerprioritätenKonzept
Synchrone Zustandsübergänge und die Rolle des TaktsKonzept
07MUX in RTL implementieren und prüfen
Latenz kombinatorischer Auswahl und registrierter AusgängeKonzept
Kombinatorisches RTL und vollständige ZuweisungenKonzept
Labor: MUX-Vollprüfung und Analyse registrierter AusgängeÜbung
Abtastzeitpunkte und Kausalität im ZeitdiagrammKonzept
MUX-Verifikation: Vollprüfung und EigenschaftenKonzept
Entwurfsprüfung: Auswahläquivalenz und BeobachtungszeitWissensprüfung
08Zähler und synchrone Zustandsaktualisierung
Zustandsanzahl, Zählerbreite und unbenutzte CodesKonzept
Folgezustand eines Zählers und ResetprioritätKonzept
Nichtblockierende Zuweisung und gleichzeitige ZustandsaktualisierungKonzept
Labor: Reset, Umlauf und Invarianten eines Zählers prüfenÜbung
Modulo- und Sättigungszähler mit EndimpulsKonzept
Zähler debuggen und Gegenbeispiele minimierenKonzept
Entwurfsprüfung: Breite, Priorität und UmlaufgrenzenWissensprüfung
09Schieberegister und Datenfluss
Vektorindizes, Bitreihenfolge und VorzeichenKonzept
Serielle Eingänge und RahmengrenzenKonzept
Zustandsgleichungen des SchieberegistersKonzept
Breiten von Slices, Konkatenation und WiederholungKonzept
Labor: Serielle Datenbewegung und Bitreihenfolge prüfenÜbung
Zykluslatenz und Durchsatz unterscheidenKonzept
Schiebeverifikation und Ausrichtung von Daten und validKonzept
Entwurfsprüfung: Latenz, Ausrichtung und EingabeerhaltWissensprüfung
10Timing, reale Eingänge und Zustandsautomaten
Setup, Hold und ZeitbudgetKonzept
Logische Hazards und Grenzen äquivalenter AusdrückeKonzept
Taktdomänengrenzen und MetastabilitätKonzept
Reale Taster: Synchronisation, Entprellung und ein EreignisKonzept
Zustandsautomaten: Zustand, Transition und Ausgabe trennenKonzept
Prüfplanung, Coverage und unabhängige ReferenzenKonzept
Abschlussentwurf: Überlappende 101-Muster erkennenKonzept
11Optionale Vertiefung · arithmetische Datenpfade
ALU und Zero-, Negative-, Carry- und Overflow-FlagsKonzept
Barrel-Shifter und stufenweise MUXKonzept
Festkomma, Rundung und SättigungKonzept
Mehrzyklus-Unsigned-Multiplizierer mit Shift-and-addKonzept
12Optionale Vertiefung · Speicher und FIFO
Synchroner Speicher und Lese-/SchreibkollisionenKonzept
Registerdatei mit zwei Leseports, einem Schreibport und BypassKonzept
Zeiger und Grenzregeln einer FIFO mit einem TaktKonzept
FIFO-/Speicherprüfplan und unabhängiges ScoreboardKonzept
13Optionale Vertiefung · Pipelines und Schnittstellen
Ready/valid und ein elastischer EinplatzpufferKonzept
Multiply-add-Pipeline und DatenausrichtungKonzept
Stoppbare Pipeline und BackpressureKonzept
Registerschnittstelle und Zeitpunkt von NebenwirkungenKonzept
Abschlusslabor: UART-Sender und RahmentimingKonzept

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