Zykluslatenz und Durchsatz unterscheiden

Den Startpunkt von „nach N Zyklen“ definieren

Ein an Flanke k in Bit 0 erfasstes Bit erreicht Bit N−1 eines N-Bit-Schieberegisters^{iRegister Speichert einen Zustand aus mehreren Bits. Die synchronen Register dieses Kurses übernehmen festgelegte Eingaben an Taktflanken. Mehr erfahren} an k+N−1. Zwischen erster und letzter Erfassung liegen N−1 Perioden.

Erzeugt dagegen ein vorgelagertes Register das neue Bit erst an k, erfolgt die erste Erfassung normalerweise an k+1; bis zum Ausgang sind es dann N Perioden. Unterschiedliche Startpunkte erklären die Angaben, sie widersprechen sich nicht.

Definieren wir d[k] als die an Flanke k angenommene Eingabe, gilt nach ausreichendem Füllen:

Lange Latenz erlaubt trotzdem ein Ergebnis je Zyklus

Bei Periode T und einem Bit je Flanke ist der stationäre Durchsatz^{iDurchsatz Anzahl angenommener oder abgeschlossener Aufgaben je Zeiteinheit. Eine Pipeline kann ihn erhöhen, ohne die Latenz einer einzelnen Aufgabe zu verkürzen.} $1/T$ Bit/s. Größeres N erhöht Tiefe und Latenz, aber der Durchsatz bleibt bei fortlaufender Annahme gleich.

Eine vierstufige Verzögerungsleitung bei 100 MHz hat 10 ns Periodendauer und 100 Mbit/s stationären Durchsatz. „Ein Bit braucht Zeit zum Durchlaufen“ bedeutet nicht „das nächste Bit muss so lange warten“.

Jede Spalte dokumentiert eine steigende Flanke^{iSteigende Flanke Übergang des Takts von 0 auf 1. Nicht zu verwechseln mit dem gesamten hohen Pegelintervall CLK=1. Mehr erfahren}. Eingänge gelten unmittelbar davor, Zustände mit „after“ unmittelbar nach der Aktualisierung. Die Spalten zeigen die Reihenfolge der Abtastungen, keine physische Laufzeit^{iLaufzeit Zeit nach einer Eingangsänderung, bis der Ausgang auf dem richtigen Wert stabil ist. Logische Äquivalenz und zeitliche Eigenschaften sind getrennte Aussagen. Mehr erfahren}. In der dreistufigen Leitung tritt A bei E0 in die erste Stufe ein und erreicht die letzte direkt nach E2. Gleichzeitig füllen B und C die vorderen Stufen. Striche markieren noch ungültige Plätze.

Bei Stopps gültige Verschiebungen zählen

Flanken mit enable=0 oder accept=0 bewegen keine Bits. Dann ist keine feste Zeitlatenz, sondern nur eine Latenz in angenommenen Flanken definiert. valid muss unter derselben Bedingung wie Daten wandern, um Ausgangsgültigkeit anzuzeigen.

Pipelining^{iPipeline Teilt Berechnungen durch Register in Stufen und verarbeitet mehrere Eingaben überlappend. Daten, valid und Steuersignale müssen stufengerecht ausgerichtet sein. Mehr erfahren} nur als Latenzverkürzung zu erklären wäre irreführend. Häufig werden kombinatorische Pfade für höheren Takt aufgeteilt und dafür Registerstufen und Zykluslatenz hinzugefügt. Ein späterer Kurs vertieft den Flächen-, Leistungs- und Frequenzkompromiss.