Barrel-Shifter und stufenweise MUX

Voraussetzungen: MUX^{iMultiplexer Kombinatorische Schaltung, die gemäß Auswahlsignal einen Eingang zum Ausgang verbindet. Die Zuordnung von Auswahlbits und Eingangsnummern muss festgelegt sein. Mehr erfahren}, logisches/arithmetisches Schieben und kombinatorische Laufzeit^{iLaufzeit Zeit nach einer Eingangsänderung, bis der Ausgang auf dem richtigen Wert stabil ist. Logische Äquivalenz und zeitliche Eigenschaften sind getrennte Aussagen. Mehr erfahren}.

Variables Schieben als Auswahl fester Verbindungen

Ein Schieberegister^{iRegister Speichert einen Zustand aus mehreren Bits. Die synchronen Register dieses Kurses übernehmen festgelegte Eingaben an Taktflanken. Mehr erfahren}, das je Takt ein Bit schiebt, benötigt so viele Takte wie Verschiebungen. Ein Barrel-Shifter erhält die Schiebeweite als Eingang und erzeugt das Ergebnis in einem kombinatorischen Pfad. Bits bewegen sich nicht wiederholt über die Zeit; ausgewählt wird eine Verbindung vom gewünschten Eingangsbit zum Ausgang.

Für 16 Bit und Weiten 0–15 gilt $s=s_0+2s_1+4s_2+8s_3$. Daher folgen vier Stufen für 1,2,4,8 Stellen. Jede wählt per MUX zwischen Durchreichen und fester Verschiebung.

11=1011 aktiviert die Stufen 1,2,8 und umgeht 4. Logisches Rechtsschieben von $X=0xD2A5$ ergibt nacheinander 0x6952,0x1A54,0x1A54,0x001A. Dies sind vier kombinatorische Zwischenwerte, keine vier Taktwerte.

Vier Gruppen mit je 16 MUX ergeben 64 einzelne 1-Bit-2:1-Auswahlstellen vor Verdrahtungs- und Konstantenoptimierung. Für $W=2^K$ wächst die Struktur wie $W\log_2W$, die Tiefe wie $\log_2W$. Auch separat gezeichnete W:1-MUX können nach Synthese Bäume bilden. RTL-Zeilenzahl beweist weder Fläche noch Frequenz.

Das Diagramm schiebt 0xD2A5 logisch elf Stellen nach rechts. Die Bits von 1011 wählen vier kombinatorische Stufen; es zeigt keine Ausführung über vier Takte.

Linksschieben mit derselben Rechtsstruktur

Bitumkehr vor und nach logischem Rechtsschieben ergibt logisches Linksschieben. So lassen sich vier Stufen teilen. Zusätzliche Richtungs-MUX an Ein- und Ausgang erhöhen jedoch die Gesamtkosten über 64 hinaus. Eine feste Bitumkehr ohne Richtungswahl ist nur Verdrahtung.

Arithmetisches Rechtsschieben füllt obere freie Bits mit dem Vorzeichenbit des ursprünglichen Eingangs. Linksschieben füllt auch im arithmetischen Modus mit 0. Im Zweierkomplement^{iZweierkomplement Darstellung vorzeichenbehafteter Ganzzahlen mit fester Bitbreite. n Bit reichen von −2^(n−1) bis 2^(n−1)−1. Mehr erfahren} haben arithmetisches und logisches Linksschieben dieselbe Bitbewegung und prüfen keinen signed-Overflow automatisch.

Auch der Schiebeweitenbereich ist ein Vertrag. Das Beispiel akzeptiert fünf shamt-Bits für 0–31. Ab 16 liefern logisches Rechtsschieben und Linksschieben 0, arithmetisches Rechtsschieben 16 Kopien des Vorzeichens. Nur die unteren vier shamt-Bits würden 16 fälschlich als 0 lesen; eine Zusatzprüfung ist nötig.

module barrel16 (
  input  wire [15:0] x,
  input  wire [4:0] shamt,
  input  wire left,
  input  wire arithmetic,
  output wire [15:0] y
);
  wire fill;
  wire [15:0] stage [0:4];
  assign fill = (!left) && arithmetic && x[15];

  for (genvar i = 0; i < 16; i++) begin : direction
    assign stage[0][i] = left ? x[15-i] : x[i];
    assign y[i] = shamt[4] ? fill :
                  (left ? stage[4][15-i] : stage[4][i]);
  end

  for (genvar k = 0; k < 4; k++) begin : shift_stage
    localparam int D = 1 << k;
    assign stage[k+1] = shamt[k]
      ? {{D{fill}}, stage[k][15:D]}
      : stage[k];
  end
endmodule

generate-k ist eine beim Aufbau feste Konstante, keine vierfach ausgeführte Laufzeitschleife. Feste Part-selects und Wiederholungsbreiten ergeben vier feste Verdrahtungen mit MUX. fill bleibt über alle Stufen gleich und erhält das Vorzeichen auch bei mehreren aktiven Stufen.

Explizites Auffüllen erlaubt hier arithmetisches Schieben auf unsigned-Vektoren^{iUnsigned Interpretation einer Bitfolge als nichtnegative Ganzzahl. Der n-Bit-Bereich ist 0 bis 2^n−1 und kann sich von der signed-Interpretation derselben Bits unterscheiden. Mehr erfahren}. Als Operatorform braucht Rechtsarithmetik signed-Operanden und >>>. Nur >>> hinzuschreiben oder die Ursprungsvariable eines Part-selects signed zu deklarieren genügt nicht: Konkatenation und Teilauswahl können signed verlieren. Wandeln Sie zuerst in einen signed-Wert der gewünschten Breite um. Unterstützte Operatoren dokumentiert AMD zu Verilog-Ausdrücken.

Verzögerung und Informationsverlust getrennt behandeln

Zu vier Logikstufen kommen Richtungs-/Bereichsauswahl und Verdrahtung. Bei Timing-Problemen können Zwischenregister helfen, dann müssen aber verbleibende Schiebeweite und Richtung zusammen mit den Daten verzögert werden. Die Ausgangslatenz^{iLatenz Zeit oder Zyklenzahl von der Eingabeannahme bis zur zugehörigen Ausgabe. Unterschiedlich vom Durchsatz pro Zeiteinheit. Mehr erfahren} ändert sich; es ist nicht mehr dieselbe kombinatorische Schnittstelle.

Verworfene Bits sind nicht wiederherstellbar. Beim unsigned-Linksschieben bedeutet eine verworfene obere 1 Bereichsüberschreitung. Bei signed-Werten müssen auch das ursprüngliche Vorzeichen und die verworfenen Bits berücksichtigt werden. Dieses Modul liefert keine solchen Flags. Arithmetisches Rechtsschieben negativer Werte rundet die Division durch $2^s$ nach unten: −3 um eine Stelle ergibt −2, anders als die gegen null gerundete Ganzzahldivision mit −1.