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Beginn der Speicherung: Rückkopplung und SR-/D-Latches

Die zwei stabilen Zustände gekoppelter Gatter verstehen sowie verbotene SR-Eingaben und transparente D-Latch-Phasen erklären.

Ausgänge hängen nicht nur von aktuellen Eingängen ab

Um sich an einen kurz gedrückten und wieder losgelassenen Schalter zu erinnern, braucht eine Schaltung Zustand. Kombinatorische Ausgänge hängen nur von aktuellen Eingängen ab; Speicherschaltungen berücksichtigen auch den vorherigen Zustand.

Für ein active-high-SR-Latch^{Latch Speicherelement, das bei aktiver Steuerung dem Eingang folgt und sonst hält. Anders als ein Flipflop speichert es nicht nur an Flanken.} aus zwei kreuzgekoppelten NOR-Gattern gilt:

Q=\overline{R+\overline Q},\qquad \overline Q=\overline{S+Q}

Bei S=R=0 sind (Q, Q̅)=(1,0) und (0,1) beide stabile Lösungen. Die Rückkopplung hält den zuvor gewählten Zustand. Trotz der Schreibweise Q̅ muss der reale Ausgang unter der verbotenen Bedingung nicht das Komplement von Q sein.

S	R	Q nach Stabilisierung	Bedeutung
0	0	Vorheriges Q	Halten
1	0	1	Setzen
0	1	0	Rücksetzen
1	1	Beide NOR-Ausgänge 0	Im normalen Betrieb vermeiden

Werden S=R=1 gleichzeitig freigegeben, garantiert die digitale Wahrheitstabelle^{Wahrheitstabelle Vollständige Liste aller Eingangskombinationen mit jeweiligem Ausgang. Zeitliche Änderungen werden gesondert im Zeitdiagramm geprüft. Mehr erfahren} keinen Endzustand. „Verboten“ heißt nicht physisch unmöglich, sondern ohne Garantie der gewünschten Speicherfunktion und deshalb zu vermeiden. Beim active-low-SR-Latch^{Active-low Anforderung oder Funktion ist bei Signalwert 0 aktiv. Das Suffix _n ist eine verbreitete Konvention; das Verhalten bestimmt die Spezifikation. Mehr erfahren} aus NAND sind Polarität und verbotene Kombination anders.

Das D-Latch trennt Daten und Freigabe

Im idealen Funktionsmodell folgt Q bei enable=1 dem Eingang D und hält bei enable=0 seinen alten Wert.

Q^{+}=\begin{cases}D & E=1\\ Q & E=0\end{cases}

Mit $S=ED$ und $R=E\overline D$ lässt sich dies auf SR-Verhalten zurückführen. Ein sicheres Latch aus beliebigen verzögerten Gattern zu bauen ist eine andere Aufgabe; Datenänderung und Schließen der Freigabe müssen Timing-Bedingungen erfüllen.

CLK als enable lesen und die transparente Phase des D-Latch prüfen

Beide q-Werte beginnen annahmegemäß bei 0. Das D-Latch folgt D bei CLK=1 und hält bei CLK=0. Das D-Flipflop übernimmt D nur beim Taktübergang 0→1.

Lesen Sie CLK beim linken Latch als E. Solange CLK=1 bleibt, ändern wiederholte D-Wechsel auch Q. Nach dem Absenken auf CLK=0 hält Q trotz D-Wechseln. Das rechte Flipflop^{Flipflop Speichert den Eingang an einer festgelegten Taktflanke bis zur nächsten. Die Eingabe muss Setup und Hold erfüllen. Mehr erfahren} vergleichen wir in der nächsten Lektion.

Nicht jede Rückkopplung ist ein Speicher

Den Ausgang eines einzelnen Inverters^{Inversion NOT vertauscht 0 und 1. Ein Überstrich wendet NOT auf den gesamten darunterstehenden Ausdruck an. Mehr erfahren} mit seinem Eingang zu verbinden ergibt keinen korrekten 1-Bit-Speicher. $Q=\overline Q$ hat keine 0/1-Lösung. Ein Speicherelement benötigt stabile Zustände, Eingangssteuerung und Timing-Bedingungen.

Weiterführend: MIT OpenCourseWare — Sequential Logic

Selbst ausprobieren

Ein pegelaktives D-Latch startet mit Q=0. Legen Sie (E, D)=(0,1)→(1,1)→(1,0)→(0,0)→(0,1) an. Wie lautet jeweils das stabile Q?

Erklärung lesen

0→1→0→0→0. In den beiden Schritten mit E=1 folgt Q dem D-Eingang. Das letzte D=1 wird bei E=0 nicht gespeichert. Dies ist ideales Verhalten bei erfüllten Timing-Bedingungen.