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Von der Wahrheitstabelle zu MUX und Shannon-Zerlegung

Auswahllogik herleiten und beliebige Logikfunktionen durch MUX zerlegen.

Die Auswahlregel als Gleichung herleiten

Um bei sel=0 a und bei sel=1 b auszugeben, verknüpfen wir jeden Dateneingang mit seiner Auswahlbedingung durch AND und beide Ergebnisse durch OR.

y=\overline s a+s b

Mit $s=0$ bleibt nur a, mit $s=1$ nur b. Sind a und b gleich, ändert sel den Ausgang nicht. Auswahlfehler erfordern daher unbedingt Tests mit unterschiedlichen Daten.

Der blaue Pfad ist der gewählte Eingang. Wählen Sie für a und b unterschiedliche Werte und ändern Sie sel. Bei gleichen Werten ist selbst eine vertauschte Auswahl am Ausgang schwer zu erkennen.

Die Auswahlleitung verändert den Datenpfad

y = sel ? b : a

MUX als allgemeine Zerlegung einer Logikfunktion

Für eine beliebige boolesche Funktion F seien $F_0,F_1$ die Teilfunktionen bei festem s=0 beziehungsweise s=1.

F=\overline s F_0+sF_1

Dies ist die Shannon-Zerlegung. s ? F1 : F0 zerlegt jede Funktion in zwei Teile. Für $F=a\oplus b$ und Auswahl a gilt etwa $F_0=b$ , $F_1=\overline b$ : XOR lässt sich aus MUX^{Multiplexer Kombinatorische Schaltung, die gemäß Auswahlsignal einen Eingang zum Ausgang verbindet. Die Zuordnung von Auswahlbits und Eingangsnummern muss festgelegt sein.} und Inversion^{Inversion NOT vertauscht 0 und 1. Ein Überstrich wendet NOT auf den gesamten darunterstehenden Ausdruck an. Mehr erfahren} bilden.

4-zu-1-Auswahl und Priorität

Mit zwei Auswahlbits lassen sich vier Eingänge über zwei Stufen von 2-zu-1-MUX auswählen. Dagegen gibt if (req0) ... else if (req1) ... bei gleichzeitigen Anforderungen der früheren Vorrang. Adressauswahl und Prioritätsauswahl sind unterschiedliche Aufgaben.

SystemVerilog
assign y = sel[1] ? (sel[0] ? d3 : d2)
                 : (sel[0] ? d1 : d0);

Ein idealer balancierter Baum mit $2^m$ Eingängen hat m Auswahlstufen. Die physische Verzögerung hängt auch von Eingangsankunft, Last und Verdrahtung ab. Funktionszerlegung liefert Implementierungskandidaten, keinen Beweis optimaler Verzögerung.

Selbst ausprobieren

Stellen Sie $F=a b+\overline a c$ als MUX mit Auswahl a dar. Welche zwei Dateneingänge sind nötig?

Erklärung lesen

Bei $a=0$ gilt $F_0=c$ , bei $a=1$ gilt $F_1=b$ : assign f = a ? b : c;. Berechnen Sie zuerst die Teilfunktionen, damit die Eingänge für Auswahl 0 und 1 nicht vertauscht werden.