Serielle Eingänge und Rahmengrenzen

Zeitliche Reihenfolge in Vektorpositionen umwandeln

Ein serieller Eingang überträgt je gültiger Flanke ein Bit. Für ein 3-Bit-Register^{iRegister Speichert einen Zustand aus mehreren Bits. Die synchronen Register dieses Kurses übernehmen festgelegte Eingaben an Taktflanken. Mehr erfahren} mit q<={q[1:0],din}, Start 000 und Eingaben 1,0,1,1 gilt:

Neue Bits kommen rechts hinein, alte wandern zu höheren Indizes. Das Register ist ein gleitendes Fenster der letzten drei Bits; das vierte verdrängt das erste.

Jede Spalte dokumentiert eine steigende Flanke^{iSteigende Flanke Übergang des Takts von 0 auf 1. Nicht zu verwechseln mit dem gesamten hohen Pegelintervall CLK=1. Mehr erfahren}. Eingänge gelten unmittelbar davor, Zustände mit „after“ unmittelbar nach der Aktualisierung. Die Spalten zeigen die Reihenfolge der Abtastungen, keine physische Laufzeit^{iLaufzeit Zeit nach einer Eingangsänderung, bis der Ausgang auf dem richtigen Wert stabil ist. Logische Äquivalenz und zeitliche Eigenschaften sind getrennte Aussagen. Mehr erfahren}. Die erste Spalte ist Reset. Von den anschließend angenommenen 1,0,1,1 bleiben die letzten drei in q. Beobachten Sie das Verdrängen des ersten Bits in der letzten Spalte.

MSB-first und LSB-first sind Protokollregeln

Ein 8-Bit-Wert, mit dem MSB^{iMSB Bit mit dem höchsten Stellenwert. Sein Index hängt von der Deklarationsrichtung ab und ist nicht grundsätzlich der größte Index. Mehr erfahren} zuerst gesendet und so Bit für Bit empfangen, ergibt nach acht Empfangsschritten den ursprünglichen Vektor. LSB-first^{iLSB Bit mit dem niedrigsten Stellenwert. Darstellungsrichtung und Indexkonvention müssen gemeinsam geprüft werden. Mehr erfahren} ergibt die umgekehrte Anordnung und erfordert andere Verbindungen oder abschließende Umordnung. Das ist eine Vereinbarung zwischen Sender und Empfänger, keine bloße Anzeigeoption.

Daten allein verraten keine Rahmengrenzen

Zustand muss festhalten, welche Flanke das erste Bit trägt, wie viele angenommen wurden und wann das Ergebnis verwendbar ist. Üblich sind Bitzähler plus valid oder done. Bei Pausen müssen angenommene Daten, nicht Taktflanken gezählt werden.

Bei ready/valid^{iHandshake Transfervertrag: valid des Senders und ready des Empfängers sind an derselben Flanke 1. Dazu gehören Regeln zum Halten wartender Daten. Mehr erfahren} werden Schieben und Zählen nur gemeinsam an Flanken mit wahrer obiger Bedingung aktualisiert. Enable nur auf einem Pfad verschiebt Daten und Längeninformation gegeneinander. Die bereitgestellte Übung mit durchgehendem Eingang nimmt als einfacher Sonderfall jede Datenflanke an.