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चक्र विलंब और थ्रूपुट में अंतर

N-चरण delay line का अवलोकन आधार तय करें और latency तथा throughput की मात्रात्मक गणना करें।

“N चक्र बाद” का शुरुआती बिंदु परिभाषित करें

किनारे k पर पहली बार बिट 0 में capture हुआ बिट N-बिट शिफ्ट रजिस्टर^{रजिस्टर कई बिटों की अवस्था संग्रहित करता है। इस पाठ्यक्रम के तुल्यकालिक रजिस्टर निर्धारित इनपुट को क्लॉक एज पर संग्रहित करते हैं। और पढ़ें} के बिट N-1 पर किनारे k+N-1 में पहुँचता है। पहली और अंतिम capture के बीच N-1 अवधियों का अंतर है।

इसके विपरीत, इनपुट चलाने वाला पिछला रजिस्टर किनारे k पर नया बिट बनाए, तो शिफ्ट रजिस्टर सामान्यतः पहली capture k+1 पर करता है। तब आउटपुट तक N अवधियाँ लगती हैं। ये विरोधी कथन नहीं हैं; उनके शुरुआती बिंदु अलग हैं।

यदि d[k] का अर्थ किनारे k पर स्वीकारा गया इनपुट है, तो पर्याप्त भर जाने के बाद यह संबंध मिलता है:

q_i[k]=d[k-i],\qquad q_{N-1}[k]=d[k-N+1]

लंबा विलंब होने पर भी हर चक्र परिणाम आ सकता है

क्लॉक अवधि T और हर किनारे एक बिट मिलने पर स्थिर अवस्था का throughput^{थ्रूपुट प्रति इकाई समय स्वीकार या पूर्ण किए जाने वाले कार्यों की संख्या। पाइपलाइन किसी एक कार्य का विलंब घटाए बिना भी थ्रूपुट बढ़ा सकती है।} $1/T$ बिट/सेकंड है। N बढ़ाने से संग्रहण गहराई और विलंब बढ़ते हैं, लेकिन इनपुट लगातार स्वीकार हो सके तो throughput वही रहता है।

चार-चरण delay line और 100MHz क्लॉक में एक अवधि 10ns और स्थिर throughput 100Mbit/s है। “एक बिट को गुजरने में समय लगता है” और “अगला बिट डालने के लिए उतना इंतज़ार करना पड़ता है” अलग कथन हैं।

हर स्तंभ एक उदयी किनारे^{उदयी किनारा (rising edge) क्लॉक के 0 से 1 होने का क्षण। यह CLK=1 के पूरे स्तर-अंतराल से अलग है। और पढ़ें} का अवलोकन है। इनपुट किनारे से ठीक पहले के हैं; नाम में after वाली अवस्थाएँ अद्यतन के तुरंत बाद की हैं। स्तंभों का क्रम नमूनों का क्रम दिखाता है, भौतिक प्रसार विलंब^{प्रसार विलंब इनपुट बदलने के बाद आउटपुट सही मान पर स्थिर होने तक का समय। तार्किक समतुल्यता और समय-संबंधी गुण अलग हैं। और पढ़ें} नहीं। तीन-चरण delay line में A, E0 पर पहले चरण में आता है और E2 के तुरंत बाद अंतिम चरण तक पहुँचता है। उसी समय अगले डेटा B और C पिछले चरण भरते हैं। डैश अभी अमान्य slot दर्शाता है।

पहली capture से अंतिम capture तक

तरंगरूप डेटा देखें

तरंगरूप डेटा: हर अक्षर एक अंतराल है; बिंदु पिछली अवस्था बनाए रखता है; p एक क्लॉक चक्र है।
संकेत	तरंगरूप	बस मान
edge	`2345`	E0 → E1 → E2 → E3
accepted	`2345`	A → B → C → D
stage0 बाद में	`2345`	A → B → C → D
stage1 बाद में	`2345`	- → A → B → C
stage2 बाद में	`2.34`	- → A → B

रुकावट हो तो मान्य स्थानांतरण गिनें

Enable या accept=0 वाले किनारे बिट नहीं खिसकाते। तब निश्चित वास्तविक समय विलंब नहीं बता सकते; केवल स्वीकारे गए किनारों की संख्या के अनुसार विलंब तय कर सकते हैं। आउटपुट कब valid है, यह जानने के लिए valid बिट भी डेटा जैसी शर्तों पर खिसकाना होगा।

पाइपलाइन^{पाइपलाइन गणना को रजिस्टरों से अलग किए गए चरणों में बाँटकर कई इनपुट का प्रसंस्करण एक साथ चलाने वाली संरचना। डेटा, valid और नियंत्रण सिग्नलों का चरणों में संरेखण आवश्यक है। और पढ़ें} को केवल विलंब घटाने की तकनीक कहना भ्रमित करता है। अक्सर संयोजन पथ बाँटकर क्लॉक आवृत्ति बढ़ाने के बदले रजिस्टर चरण और चक्र विलंब बढ़ाए जाते हैं। अगले कोर्स में क्षेत्रफल, शक्ति और आवृत्ति के इस विनिमय को अधिक विस्तार से देखेंगे।

खुद आज़माएँ

पाँच-बिट delay line में किनारे 10 पर बिट 0 में capture हुआ बिट, बिना रुकावट किस किनारे पर बिट 4 में दिखेगा? बीच में दो enable=0 किनारे हों तो?

व्याख्या पढ़ें

बिना रुकावट किनारे 14 पर, दो रुकावटों के साथ किनारे 16 पर। पहली capture के बाद चार अतिरिक्त स्थानांतरण चाहिए। प्रश्न का शुरुआती बिंदु बाहरी इनपुट रजिस्टर का अद्यतन नहीं, बिट 0 में capture होना है।