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डिज़ाइन जाँच: विलंब, संरेखण और इनपुट संरक्षण
Shift की दिशा के साथ मान्य डेटा के स्थानांतरण की संख्या और अवलोकन आधार भी जाँचें।
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विलंब गिनने का आधार निश्चित करें
3-बिट रजिस्टररजिस्टर कई बिटों की अवस्था संग्रहित करता है। इस पाठ्यक्रम के तुल्यकालिक रजिस्टर निर्धारित इनपुट को क्लॉक एज पर संग्रहित करते हैं। और पढ़ें केवल मान्य इनपुट पर q <= {q[1:0], din} चलाता है। Valid=0 पर q बना रहता है। Resetरीसेट अवस्था को विनिर्दिष्ट प्रारंभिक मान पर लौटाने वाला नियंत्रण। उसका तुल्यकालिक या अतुल्यकालिक होना और अन्य नियंत्रणों पर प्राथमिकता साथ तय करें। और पढ़ें के तुरंत बाद 0 से शुरू करके अलग उदयी किनारोंउदयी किनारा (rising edge) क्लॉक के 0 से 1 होने का क्षण। यह CLK=1 के पूरे स्तर-अंतराल से अलग है। और पढ़ें पर क्रमशः (valid,din) = (1,1), (0,0), (1,0), (1,1) दें।
कुल चार किनारे हैं, लेकिन वास्तविक स्थानांतरण तीन हैं। जाँचें कि अवस्था का अनुसरण और “इतने चक्र का विलंब” वाला वर्णन एक-दूसरे से मेल खाते हैं।
हर स्तंभ एक उदयी किनारे का अवलोकन है। इनपुट किनारे से ठीक पहले के हैं; नाम में after वाली अवस्थाएँ अद्यतन के तुरंत बाद की हैं। स्तंभों का क्रम नमूनों का क्रम दिखाता है, भौतिक प्रसार विलंबप्रसार विलंब इनपुट बदलने के बाद आउटपुट सही मान पर स्थिर होने तक का समय। तार्किक समतुल्यता और समय-संबंधी गुण अलग हैं। और पढ़ें नहीं। प्रश्न का इनपुट क्रम फैलाकर दिखाया गया है। दूसरे, valid=0 वाले स्तंभ में अवस्था बनी रहती है। q बदलने की संख्या को क्लॉक स्तंभों की संख्या न समझें।
तरंगरूप डेटा देखें
| संकेत | तरंगरूप | बस मान |
|---|---|---|
| edge | 2345 | E0 → E1 → E2 → E3 |
| valid | 101. | |
| din | 10.1 | |
| स्वीकृत संख्या | 2.34 | 1 → 2 → 3 |
| q बाद में | 2.34 | 001 → 010 → 101 |
अतिरिक्त डिज़ाइन प्रश्न
इसे हर इनपुट पर आठ-बिट डेटा लेने वाली पाइपलाइनपाइपलाइन गणना को रजिस्टरों से अलग किए गए चरणों में बाँटकर कई इनपुट का प्रसंस्करण एक साथ चलाने वाली संरचना। डेटा, valid और नियंत्रण सिग्नलों का चरणों में संरेखण आवश्यक है। और पढ़ें तक बढ़ाएँ, तो डेटा रजिस्टर के तीन चरण और valid के केवल एक चरण का विलंब गलत है। डेटा और valid पर समान स्थानांतरण नियम लागू करें या रुक सकने वाले buffer के स्वीकारने और आगे भेजने के नियम साथ डिज़ाइन करें।
खुद आज़माएँ
यदि यह परिपथ valid से स्वतंत्र हर किनारे पर shift करे, तो ऊपर के इनपुट क्रम में अंतिम q कैसे बदलेगा?
व्याख्या पढ़ें
Invalid चक्र का din=0 भी संग्रहित होगा, इसलिए क्रम 001 → 010 → 100 → 001 बनेगा। अंतिम मान 001 है, जबकि केवल मान्य इनपुट खिसकाने वाले मूल डिज़ाइन में 101 था। Implementation को invalid डेटा अनदेखा करने वाला अनुबंध निभाना चाहिए।
पाठ के valid सहित इनपुट क्रम पर अंतिम q और वास्तविक स्थानांतरण की संख्या क्या हैं?
अवस्था क्रम 000 → 001 → 001 → 010 → 101 है। दूसरे किनारे पर valid=0 से अवस्था बनी रहती है। सही उत्तर को shift दिशा, स्थानांतरण शर्त और स्थानांतरण की संख्या—तीनों का पालन करना चाहिए।