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स्मृति की शुरुआत: फ़ीडबैक और SR तथा D लैच

परस्पर युग्मन की दो स्थिर अवस्थाएँ समझें तथा SR के निषिद्ध इनपुट और D लैच के पारदर्शी अंतराल समझाएँ।

ऐसा आउटपुट जो केवल वर्तमान इनपुट से तय नहीं होता

स्विच दबाकर छोड़ने के बाद भी उस घटना को याद रखने के लिए अवस्था चाहिए। संयोजन परिपथ का आउटपुट केवल वर्तमान इनपुट तय करता है; स्मृति परिपथ में पिछली अवस्था भी अगले परिणाम को प्रभावित करती है।

दो NOR को परस्पर जोड़कर बने active-high SR लैच^{लैच नियंत्रण सक्रिय रहने पर इनपुट का अनुसरण और निष्क्रिय होने पर मान बनाए रखने वाला स्मृति अवयव। यह केवल एज पर संग्रहित करने वाले फ्लिप-फ्लॉप से अलग है।} में यह संबंध है।

Q=\overline{R+\overline Q},\qquad \overline Q=\overline{S+Q}

S=R=0 पर (Q,Q̅)=(1,0) और (0,1) दोनों स्थिर समाधान हैं। फ़ीडबैक पहले चुनी अवस्था बनाए रखता है। लेकिन सूत्र में Q̅ लिखने पर भी निषिद्ध शर्त में वास्तविक आउटपुट Q का पूरक हो, यह आवश्यक नहीं।

S	R	स्थिर होने पर Q	अर्थ
0	0	पिछला Q	बनाए रखें
1	0	1	set
0	1	0	reset
1	1	दोनों NOR आउटपुट 0	सामान्य संचालन में अनुपयोगी शर्त

S=R=1 को एक साथ हटाने पर अंतिम अवस्था केवल डिजिटल सत्य सारणी^{सत्य सारणी हर संभव इनपुट संयोजन और उसके आउटपुट की पूरी सूची। समय के साथ बदलाव अलग तरंगरूप में जाँचे जाते हैं। विस्तार से पढ़ें} से सुनिश्चित नहीं होती। “निषिद्ध” का अर्थ बिट संयोजन असंभव होना नहीं; इसका अर्थ अपेक्षित संग्रहण व्यवहार की गारंटी न होना है, इसलिए डिज़ाइन में इससे बचें। NAND वाले active-low^{active-low संकेत 0 होने पर अनुरोध या कार्य सक्रिय होता है। नाम के अंत में _n लिखना सामान्य प्रथा है; वास्तविक व्यवहार विनिर्देश तय करता है। विस्तार से पढ़ें} SR लैच की इनपुट ध्रुवता और निषिद्ध संयोजन अलग हैं।

D लैच डेटा और अनुमति अलग करता है

सही लैच अवयव के आदर्श व्यवहार में enable=1 पर Q, D का अनुसरण करता है और enable=0 पर पिछला Q बनाए रखता है।

Q^{+}=\begin{cases}D & E=1\\ Q & E=0\end{cases}

$S=ED$ , $R=E\overline D$ से इसे SR व्यवहार से जोड़कर समझ सकते हैं। वास्तविक विलंब वाले मनमाने गेट जोड़कर सुरक्षित लैच बनाना अलग समस्या है; डेटा संक्रमण और enable बंद होने की टाइमिंग शर्तें चाहिए।

CLK को enable मानकर D लैच का पारदर्शी अंतराल देखें

दोनों q की शुरुआत 0 मानें। D लैच CLK=1 पर D का अनुसरण करता है और CLK=0 पर मान बनाए रखता है। D फ्लिप-फ्लॉप केवल क्लॉक के 0→1 संक्रमण पर D संग्रहित करता है।

चित्र के बाएँ लैच में CLK को E पढ़ें। CLK=1 रखते हुए D कई बार बदलें तो Q भी बदलता रहेगा। CLK=0 करने के बाद D बदलने पर भी Q स्थिर है। दाएँ फ्लिप-फ्लॉप^{फ्लिप-फ्लॉप निर्दिष्ट क्लॉक एज पर इनपुट संग्रहित करके अगली एज तक बनाए रखता है। इनपुट को setup और hold शर्तें पूरी करनी होती हैं। विस्तार से पढ़ें} की तुलना अगले पाठ में करेंगे।

हर फ़ीडबैक स्मृति अवयव नहीं है

एक निषेधक^{निषेध NOT संक्रिया 0 को 1 और 1 को 0 बनाती है। सूत्र के ऊपर की रेखा उसके नीचे के पूरे व्यंजक पर NOT लगाती है। विस्तार से पढ़ें} का आउटपुट उसी के इनपुट से जोड़ने पर सही एक-बिट मेमोरी नहीं बनती। $Q=\overline Q$ का 0/1 समाधान नहीं है। स्मृति अवयव में स्थिर अवस्थाएँ, इनपुट नियंत्रण और टाइमिंग शर्तें होनी चाहिए।

अतिरिक्त अध्ययन: MIT OpenCourseWare — Sequential Logic

खुद आज़माएँ

शुरुआत में Q=0 वाले positive-level D लैच को (E,D) क्रम (0,1)→(1,1)→(1,0)→(0,0)→(0,1) दें। हर चरण का स्थिर Q क्या होगा?

व्याख्या पढ़ें

0→1→0→0→0। E=1 वाले दो चरणों में D का अनुसरण होता है; अंतिम D=1, E=0 होने से संग्रहित नहीं होता। यह टाइमिंग शर्तें पूरी होने वाला आदर्श व्यवहार है।