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लॉजिक hazard और समतुल्य व्यंजकों की सीमाएँ

देखें कि स्थिर अवस्था में समान दो परिपथ प्रसार विलंब के कारण अलग क्षणिक तरंगरूप कैसे बना सकते हैं।

सत्य सारणी में समय नहीं होता

नीचे के व्यंजक में B=C=1 तय रखें, तो A=0 या 1 दोनों पर F=1 है।

F=AB+\overline A C

लेकिन वास्तविक gate का आउटपुट इनपुट के साथ तुरंत नहीं बदलता। A के 1 से 0 होने पर AB पथ पहले 0 हो जाए और inverter^{निषेध NOT संक्रिया 0 को 1 और 1 को 0 बनाती है। सूत्र के ऊपर की रेखा उसके नीचे के पूरे व्यंजक पर NOT लगाती है। और पढ़ें} से गुजरने वाला $\overline A C$ बाद में 1 हो, तो कुछ समय दोनों पद 0 हो सकते हैं। जिस आउटपुट को 1 रहना चाहिए, उसमें छोटा 0 आना static-1 hazard है।

विलंब की संख्यात्मक तुलना करें

OR इनपुट तक के पथ विलंब नीचे दिए अनुसार मानते हैं। ये सिद्धांत समझाने के लिए हैं, किसी विशेष fabrication process के आँकड़े नहीं।

घटना	A बदलने के बाद का समय
AB का 0 होना	2ns
$\overline A C$ का 1 होना	4ns

OR इनपुट पर लगभग 2ns तक दोनों पद 0 हैं। वास्तविक आउटपुट पल्स की चौड़ाई और उसका बनना OR gate के विलंब तथा छोटे पल्स पारित करने के व्यवहार पर भी निर्भर है। सत्य सारणी^{सत्य सारणी हर संभव इनपुट संयोजन और उसके आउटपुट की पूरी सूची। समय के साथ बदलाव अलग तरंगरूप में जाँचे जाते हैं। और पढ़ें} के सभी आठ संयोजन सही होने से यह transient व्यवहार सत्यापित नहीं होता।

हर खंड A बदलने के बाद का 1ns अंतराल दर्शाता है। माना गया है कि AB=2ns और NOT(A)C=4ns पर बदलते हैं। अंतिम दो पंक्तियाँ OR का अपना विलंब छोड़कर संयुक्त इनपुट मान दिखाती हैं; ये वास्तविक घटक के मापे हुए तरंगरूप नहीं हैं। देखें कि BC=1 वाला पथ दोनों पदों के बीच का अंतराल भरता है या नहीं।

अलग पथ विलंब से बनने वाला अंतराल

तरंगरूप डेटा देखें

तरंगरूप डेटा: हर अक्षर एक अंतराल है; बिंदु पिछली अवस्था बनाए रखता है; p एक क्लॉक चक्र है।
संकेत	तरंगरूप	बस मान
समय(ns)	`234523`	0 → 1 → 2 → 3 → 4 → 5
AB	`1.0...`
NOT(A)C	`0...1.`
OR इनपुट	`1.0.1.`
BC सहित	`1.....`

अतिरिक्त पद समय-संबंधी भूमिका निभा सकता है

B=C=1 रहने तक A से स्वतंत्र आउटपुट बनाए रखने वाला BC पद जोड़ें।

F_{\mathrm{covered}}=AB+\overline A C+BC

बूलियन बीजगणित^{बूलियन बीजगणित 0, 1 और AND, OR, NOT का बीजगणित। यहाँ जोड़ का चिह्न सामान्यतः OR है, इसलिए इसके नियम पूर्णांक जोड़ से अलग हैं। और पढ़ें} के consensus प्रमेय से स्थिर इनपुट पर व्यवहार समान है। लेकिन A बदलते समय भी BC=1 रहता है और ऊपर के एकल इनपुट संक्रमण का अंतराल भरता है। कार्नो मानचित्र में यह दो पास-पास के 1 को एक साझा समूह से ढकने के समान है।

यह चर्चा एकल इनपुट संक्रमण और दो-स्तरीय SOP implementation जैसी धारणाओं के अंतर्गत है। इसका अर्थ कई इनपुटों का एक साथ बदलना, बहुस्तरीय लॉजिक का dynamic hazard या analog noise—सभी हल हो जाना नहीं है।

RTL में लिखा पद implementation में बना रहे, यह जरूरी नहीं

Synthesis tool जान सकता है कि BC कार्यात्मक रूप से अनावश्यक है और उसे हटा सकता है। इसलिए स्रोत में अतिरिक्त पद लिखने भर से वास्तविक implementation को hazard-free न मानें। आवश्यकताओं के अनुसार संरचना चुनें और implementation के बाद पथ तथा timing देखें।

तुल्यकालिक डेटा पथ में मूल उपाय setup^{setup कैप्चर एज से पहले इनपुट डेटा के स्थिर रहने का न्यूनतम समय। उल्लंघन होने पर संग्रहित परिणाम की गारंटी नहीं रहती। और पढ़ें} और hold^{hold समय कैप्चर एज के बाद भी इनपुट डेटा के स्थिर रहने का न्यूनतम समय। इसे सामान्य मान बनाए रखने की क्रिया से अलग समझें। और पढ़ें} पूरा करना है, ताकि रजिस्टर^{रजिस्टर कई बिटों की अवस्था संग्रहित करता है। इस पाठ्यक्रम के तुल्यकालिक रजिस्टर निर्धारित इनपुट को क्लॉक एज पर संग्रहित करते हैं। और पढ़ें} पर्याप्त स्थिर हो चुके आउटपुट को sample करे। संयोजन आउटपुट का glitch सीधे क्लॉक, अतुल्यकालिक reset या बाहरी उपकरण का trigger बनाने पर समस्या बढ़ सकती है। सिग्नल के उद्देश्य और ग्रहण विधि को साथ लेकर डिज़ाइन करें।

खुद आज़माएँ

$H=\overline A B+AC$ में B=C=1 और A, 0 से 1 होता है। Static-1 hazard ढकने के लिए कौन-सा consensus पद जोड़ सकते हैं? क्या उसके बाद स्थिर-अवस्था सत्य सारणी बदलती है?

व्याख्या पढ़ें

अतिरिक्त पद BC है। $\overline A B+AC+BC$ मूल व्यंजक के कार्यात्मक समतुल्य है, लेकिन संक्रमण के दौरान दोनों पथ 0 होने का अंतराल BC भरता है। एकल इनपुट संक्रमण माना गया है; वास्तविक gate संरचना में यह पद बना रहता है या नहीं, अलग जाँचना होगा।