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संयोजन चयन और पंजीकृत आउटपुट का विलंब
MUX का परिणाम रजिस्टर में रखने पर इंटरफ़ेस और विलंब कैसे बदलते हैं, इसका विश्लेषण करें।
पाठ पढ़ना मुफ़्त है। प्रगति सेव करने के लिए नामांकन करें।
आउटपुट पर रजिस्टर क्यों लगाएँ
MUXमल्टीप्लेक्सर चयन संकेत के अनुसार कई इनपुटों में से एक को आउटपुट से जोड़ने वाला संयोजन परिपथ। चयन बिट और इनपुट संख्या का संबंध विनिर्दिष्ट करना चाहिए। विस्तार से पढ़ें का संयोजन आउटपुट चयन या डेटा बदलने पर बदल सकता है। उसके बाद रजिस्टररजिस्टर कई बिटों की अवस्था संग्रहित करता है। इस पाठ्यक्रम के तुल्यकालिक रजिस्टर निर्धारित इनपुट को क्लॉक एज पर संग्रहित करते हैं। विस्तार से पढ़ें लगाने से अगला चरण क्लॉक सीमा पर निर्धारित मान उपयोग कर सकता है, लेकिन अवलोकन समय और विलंब बदलते हैं।
एज k से ठीक पहले तैयार इनपुट और एज के बाद संग्रहित मान हों तो:
विलंब बताते समय इनपुट देने और आउटपुट देखने का समय साथ परिभाषित करें। यदि इंटरफ़ेस में इनपुट और आउटपुट दोनों रजिस्टर आउटपुट हैं, तो बीच के रजिस्टर चरणों की संख्या चक्र-विलंब तय करती है।
पहले छोटी समय सारणी बनाएँ
| एज से ठीक पहले | a | b | sel | y | एज के ठीक बाद q |
|---|---|---|---|---|---|
| 1 | 0 | 1 | 0 | 0 | 0 |
| 2 | 0 | 1 | 1 | 1 | 1 |
| 3 | 1 | 0 | 1 | 0 | 0 |
एज 1 और 2 के बीच sel बदले तो y पहले बदलता है, जबकि q एज 2 तक रहता है। q का बदलाव सीधे इनपुट बदलाव से मिलाएँ तो एक-चक्र की त्रुटि जैसा लग सकता है।
स्तंभ समान अंतराल की समय-अक्ष नहीं, क्रमबद्ध अवलोकन बिंदु हैं। a=0, b=1 हैं। sel बदलने के बाद अगली एज तक q स्थिर रहने वाला अंतराल देखें।
तरंगरूप डेटा देखें
| संकेत | तरंगरूप | बस मान |
|---|---|---|
| event | 23452 | E1 after → sel → 1 → E2 after → sel → 0 → E3 after |
| sel | 01.0. | |
| y | 01.0. | |
| q | 0.1.0 |
रजिस्टर क्या हल नहीं करता
कैप्चर एज के आसपास इनपुट अस्थिर हो तो रजिस्टर लगा होने पर भी सुरक्षित नहीं है। दूसरे क्लॉक डोमेन से आया चयन सीधे उपयोग करने के लिए अलग समकालिकीकरण डिज़ाइन चाहिए। इससे संयोजन y के सभी glitch भी समाप्त नहीं होते। देखें कि इंटरफ़ेस केवल q उपयोग करता है या किसी अन्य पथ में y भी।
खुद आज़माएँ
समान क्लॉक वाला इनपुट रजिस्टर → MUX → आउटपुट रजिस्टर लें। इनपुट रजिस्टर का एज k पर बदला नया मान सामान्यतः आउटपुट रजिस्टर की किस एज पर आएगा?
व्याख्या पढ़ें
सामान्य एक-चक्र तुल्यकालिक पथ में नया डेटा एज k+1 पर कैप्चर होता है। एज k पर आउटपुट रजिस्टर इनपुट रजिस्टर का पुराना मान देखता है। नया मान clock-to-Q और संयोजन विलंब से अगली एज के लिए तैयार होता है। उसे एक ही एज पर दोनों रजिस्टर पार करता हुआ न मानें।