D फ्लिप-फ्लॉप: स्तर से किनारे तक

क्लॉक का 1 रहना और 1 होना अलग हैं

positive-level लैच^{iलैच नियंत्रण सक्रिय रहने पर इनपुट का अनुसरण और निष्क्रिय होने पर मान बनाए रखने वाला स्मृति अवयव। यह केवल एज पर संग्रहित करने वाले फ्लिप-फ्लॉप से अलग है। विस्तार से पढ़ें}, CLK=1 के पूरे अंतराल में D का अनुसरण करता है। उदयी किनारे^{iउदयी किनारा (rising edge) क्लॉक के 0 से 1 होने का क्षण। यह CLK=1 के पूरे स्तर-अंतराल से अलग है।} वाला D फ्लिप-फ्लॉप^{iफ्लिप-फ्लॉप निर्दिष्ट क्लॉक एज पर इनपुट संग्रहित करके अगली एज तक बनाए रखता है। इनपुट को setup और hold शर्तें पूरी करनी होती हैं।}, CLK के 0 से 1 होने की सीमा पर D लेता है और अगली उदयी एज तक रखता है। केवल clk=1 की शर्त देखकर दोनों को समान व्यवहार न मानें।

यह तुलना स्वयं करें।

1. CLK=0 रखते D को 1 करें। दोनों Q अभी 0 हैं।
2. CLK को 1 करें। दोनों Q, 1 हो जाते हैं।
3. CLK=1 रखते D को 0 करें। केवल लैच का Q, 0 होगा।
4. CLK को 0 और फिर 1 करें। फ्लिप-फ्लॉप का Q भी 0 ग्रहण करता है।

अनुक्रमिक परिपथ का एक चक्र

फ्लिप-फ्लॉप का Q संयोजन परिपथ से होकर अगला D बनाए तो अवस्था संक्रमण होता है। एज से पहले का इनपुट $D_k$ और बाद की संग्रहित अवस्था $Q_{k+1}$ कहें तो आदर्श मॉडल यह है।

वास्तविक आउटपुट एज के साथ तत्काल नहीं बदलता; वह clock-to-Q विलंब के बाद बदलता है। कई फ्लिप-फ्लॉप एक ही एज पर अपने-अपने इनपुट लेते हैं, इसलिए अगली अवस्था की गणना एक-दूसरे की पिछली अवस्था से कर सकते हैं। यही काउंटर और शिफ्ट रजिस्टर^{iरजिस्टर कई बिटों की अवस्था संग्रहित करता है। इस पाठ्यक्रम के तुल्यकालिक रजिस्टर निर्धारित इनपुट को क्लॉक एज पर संग्रहित करते हैं।} का आधार है।

setup और hold नमूना लेने की पूर्वशर्तें हैं

D कैप्चर एज से पहले setup^{isetup कैप्चर एज से पहले इनपुट डेटा के स्थिर रहने का न्यूनतम समय। उल्लंघन होने पर संग्रहित परिणाम की गारंटी नहीं रहती। विस्तार से पढ़ें} समय और उसके बाद hold समय^{ihold समय कैप्चर एज के बाद भी इनपुट डेटा के स्थिर रहने का न्यूनतम समय। इसे सामान्य मान बनाए रखने की क्रिया से अलग समझें। विस्तार से पढ़ें} तक स्थिर होना चाहिए। एज के पास D बदले तो केवल पुराने या नए मान में से एक मिलने की गारंटी नहीं है; metastability समस्या बन सकती है। ऊपर का अभ्यास इस अनुरूप घटना का अनुकरण नहीं करता।

रजिस्टर कई बिटों के फ्लिप-फ्लॉप का समूह है। आठ-बिट चौड़ाई अपने आप यह सुनिश्चित नहीं करती कि सभी आठ इनपुट बिट एक सुसंगत मान हैं। समान टाइमिंग शर्तें और डेटा हस्तांतरण नियम चाहिए।

प्रारंभिक अवस्था और reset

सिम्युलेशन में Q=0 से शुरू करना और वास्तविक हार्डवेयर का अनिवार्यतः 0 पर चालू होना अलग हैं। अगले पाठ में reset और enable जोड़कर आरंभीकरण तथा मान बनाए रखने का समय तय करेंगे। तुल्यकालिक reset एज पर काम करता है; अतुल्यकालिक reset एज से स्वतंत्र, लेकिन उसे हटाने की टाइमिंग भी महत्त्वपूर्ण है।