7 / 63 · अवधारणा

बूलियन बीजगणित, समतुल्य रूपांतरण और कार्यान्वयन लागत

डी मॉर्गन के नियम और गुणनखंडन से परिपथ बदलें तथा तार्किक समतुल्यता को टाइमिंग से अलग रखें।

समतुल्य सूत्र हर इनपुट पर समान आउटपुट देते हैं

संयोजन परिपथ सरल करने का उद्देश्य केवल सूत्र छोटा करना नहीं है। कार्य बनाए रखते हुए लॉजिक चरण, fan-in, fan-out और वास्तविक लाइब्रेरी सेल भी देखें। पहले बूलियन बीजगणित^{बूलियन बीजगणित 0, 1 और AND, OR, NOT का बीजगणित। यहाँ जोड़ का चिह्न सामान्यतः OR है, इसलिए इसके नियम पूर्णांक जोड़ से अलग हैं।} के $+$ और गुणन को OR और AND समझें।

A+AB=A,\qquad A+\overline A B=A+B

दूसरे सूत्र को मामलों में बाँटकर जाँच सकते हैं: $A=1$ पर दोनों ओर 1, और $A=0$ पर दोनों ओर $B$ है। याद की हुई सर्वसमिका लगाने के बाद उसका अर्थ भी समझा सकना चाहिए।

डी मॉर्गन से NAND और NOR संरचनाएँ पढ़ें

\overline{AB}=\overline A+\overline B,\qquad \overline{A+B}=\overline A\,\overline B

उदाहरणतः $Y=AB+AC$ और $A(B+C)$ समान हैं। पहले के लिए दो AND और एक OR, दूसरे के लिए एक OR और एक AND बना सकते हैं। लेकिन इनपुट पहुँचने का समय या लोड अलग हो तो कम गेट वाला परिपथ हमेशा अधिक तेज़ नहीं होगा।

सहमति प्रमेय भी उपयोगी है।

AB+\overline A C+BC=AB+\overline A C

$BC=1$ पर यदि $A=0$ है तो $\overline A C$ पहले से 1 है; यदि $A=1$ है तो $AB$ पहले से 1 है। इसलिए स्थिर अवस्था के फलन में $BC$ अनावश्यक है। फिर भी इस पद को हटाने से संक्रमण के दौरान hazard बदल सकता है। आगे विलंब के पाठ में यह अंतर देखेंगे।

हर स्तंभ ABC का एक इनपुट संयोजन दर्शाता है, समय का बीतना नहीं। देखें कि दोनों आउटपुट सभी स्तंभों में समान हैं। गेट संख्या और पथ अलग होने पर भी स्थिर 0/1 इनपुट का कार्य समान है।

AB + AC और A(B + C) की समतुल्यता

तरंगरूप डेटा देखें

तरंगरूप डेटा: हर अक्षर एक अंतराल है; बिंदु पिछली अवस्था बनाए रखता है; p एक क्लॉक चक्र है।
संकेत	तरंगरूप	बस मान
ABC	`23452345`	000 → 001 → 010 → 011 → 100 → 101 → 110 → 111
AB+AC	`0....1..`
A(B+C)	`0....1..`

समतुल्यता जाँचने का आधार

परिवर्तन से पहले और बाद के परिणाम y_ref और y_opt रखें। इनपुट क्षेत्र छोटा हो तो सभी इनपुट मिलाएँ। केवल एक-दो उदाहरण पास होने से समतुल्यता सिद्ध नहीं होती।

SystemVerilog
assign y_ref = (a & b) | (a & c);
assign y_opt = a & (b | c);
assign mismatch = y_ref ^ y_opt;

0/1 के आठों इनपुट संयोजनों पर mismatch हमेशा 0 होना चाहिए। X/Z वाले चार-अवस्था सिम्युलेशन या अनुक्रमिक परिपथ की समतुल्यता के लिए अतिरिक्त शर्तें चाहिए। सिद्ध किए गए दायरे को स्पष्ट बताना डिज़ाइन समीक्षा की बुनियादी आदत है।

खुद आज़माएँ

$F=\overline A B+AB+A\overline B$ सरल करें और जाँचे जाने वाले इनपुट संयोजनों की संख्या लिखें।

व्याख्या पढ़ें

पहले दो पद $B(\overline A+A)=B$ हैं, इसलिए $F=B+A\overline B=A+B$ । दो चर हैं, अतः चार संयोजन जाँचें। सूत्रों की समतुल्यता का अर्थ दोनों कार्यान्वयनों का प्रसार विलंब समान होना नहीं है।