33 / 36 · 概念
組合延遲與時序預算
區分功能模擬與時序驗證。
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學習目標
- 區分功能模擬與時序驗證。
實體電路需要傳播時間
暫存器輸出經組合邏輯到下一暫存器需時間，必須在下一邊緣前至少 setup 時間穩定。簡化的同時脈路徑中，Tclk 須大於 clock-to-Q＋最大組合延遲＋setup＋餘裕。
最大與最小延遲都要看
實際檢查也需時脈偏移、不確定性、佈線及製程条件。延長週期有助 setup，但不能解決所有 hold 問題，hold 與同一邊緣附近的最小延遲有關。0/1 功能波形相同不能證明晶片能在該速度運作，仍需獨立時序分析。
自己試試看
0.1ns+0.7ns+0.1ns+0.1ns 的簡單預算是多少？
查看解說
1.0ns。這僅為示例預算，不代表實體時序簽核或工作頻率保證。
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