學習，然後動手打造。

從數位邏輯到 RTL、AI 硬體與類比電路設計。

從數位訊號與 AND、OR、XOR 等邏輯閘出發，設計組合電路、鎖存器、正反器、計數器與狀態機。親自連結真值表、公式、電路與波形，再以 RTL 實作驗證。選修進階單元將延伸至資料路徑與介面。

用 SystemVerilog 表達數位邏輯電路。學習型別、位元寬度、符號、組合與循序邏輯、模組、參數及 generate，再用獨立測試平台驗證邊界和失敗情況。最後連線週期脈衝與累加器，完成可重現的執行記錄。

先訂定數值與週期契約，再設計 ALU、控制器、管線，以及 ready-valid 緩衝。四個可執行的參考模型實作，會在串流運算總整實作之前，檢查算術邊界、停頓、FIFO 與順序。

從有號乘加算術、輸入錯時與處理單元出發，建立參數化矩陣乘法陣列，再驗證分塊、流量控制，以及每個邊緣的精確行為。

學習卷積索引與整數數值契約，再進入串流視窗、PE 映射與分塊。驗證可執行參考與小型推論路徑，同時區分數值、排程估計與流量。

建立低電壓類比設計的實務基礎：求解直流網路、預測暫態與頻率響應、設定電晶體偏壓、設計回授放大器與濾波器，並在明確的模型限制下驗證感測器訊號路徑。