19 / 63 · 概念

記憶的起點：回授與 SR、D 鎖存器

理解交叉耦合的兩個穩定狀態，說明 SR 禁止輸入與 D 鎖存器的透明區間。

無法只用目前輸入解釋的輸出

若希望短按開關再放開後，仍記得這件事，就需要狀態。組合電路由目前輸入決定輸出；儲存電路接下來的輸出，也受先前狀態影響。

以兩個 NOR 交叉連接構成高有效 SR 鎖存器^{鎖存器在控制訊號啟用時跟隨輸入，未啟用時保持原值。它與只在邊緣儲存資料的正反器不同。}，有下列關係。

Q=\overline{R+\overline Q},\qquad \overline Q=\overline{S+Q}

S=R=0 時，(Q,Q̅)=(1,0) 與 (0,1) 都是穩定解，回授保留先前選定的狀態。不過即使用 Q̅ 表示，禁止條件下的實際輸出仍可能不是 Q 的補數。

S	R	穩定後的 Q	意義
0	0	先前的 Q	保持
1	0	1	set
0	1	0	reset
1	1	兩個 NOR 輸出皆為 0	正常操作不使用的條件

同時解除 S=R=1 時，無法只靠數位真值表^{真值表完整列出所有可能的輸入組合，以及每個組合的輸出。隨時間的變化須另外以波形確認。詳細內容}保證最後落在哪個狀態。「禁止」不是表示這個輸入序列不可能存在，而是無法保證所需的儲存行為，因此設計上應避免。以 NAND 構成的低有效^{低有效（active-low）表示訊號為 0 時，請求或功能才啟用。名稱結尾的 _n 是常見命名慣例，實際行為仍由規格定義。詳細內容} SR 鎖存器，其輸入極性與禁止組合不同。

D 鎖存器分離資料與許可

理想化正常鎖存元件的功能：enable=1 時 Q 跟隨 D，enable=0 時保持先前 Q。

Q^{+}=\begin{cases}D & E=1\\ Q & E=0\end{cases}

可用 $S=ED$ 、 $R=E\overline D$ 連結 SR 行為來理解。但用任意有延遲的閘組成安全鎖存器，是另一個問題；資料切換與 enable 結束都需要滿足時序條件。

將 CLK 視為 enable，觀察 D 鎖存器的透明區間

假設兩個 q 初值皆為 0。D 鎖存器在 CLK=1 時跟隨 D，在 CLK=0 時保持。D 正反器只在 CLK 由 0→1 時擷取 D。

將圖左鎖存器的 CLK 當作 E。維持 CLK=1 並多次改變 D，Q 也持續改變；CLK 降為 0 後，再改變 D，Q 仍保持。右側正反器^{正反器在指定的時脈邊緣儲存輸入，並保持至下一個邊緣。輸入須滿足 setup 與 hold 條件。詳細內容}會在下一堂比較。

並非所有回授都是儲存元件

把一個反相器^{反相是將 0 變為 1、1 變為 0 的 NOT 運算。公式上方的橫線表示對線下的整個運算式套用 NOT。詳細內容}的輸出接回自己的輸入，不會成為正確的一位元記憶體，因為 $Q=\overline Q$ 沒有 0/1 解。儲存元件必須具備穩定狀態、輸入控制與時序條件。

延伸閱讀：MIT OpenCourseWare — Sequential Logic

自己試試看

正準位 D 鎖存器初始 Q=0，依序給定 (E,D)：(0,1)→(1,1)→(1,0)→(0,0)→(0,1)。各階段穩定後的 Q 是多少？

查看解說

0→1→0→0→0。E=1 的兩個階段跟隨 D，最後的 D=1 因 E=0 而不被儲存。此計算假設理想行為且符合時序條件。