Équations d'état du registre à décalage

Lire plusieurs bascules simultanément

Si une nouvelle entrée d arrive au bit 0 d'un registre^{iRegistre Circuit stockant plusieurs bits d'état. Les registres synchrones du cours capturent leur entrée définie sur un front d'horloge. En savoir plus} à décalage de N bits :

Les accolades représentent la concaténation RTL^{iConcaténation Juxtaposition de motifs de bits. La largeur résultante est la somme des largeurs, ce qui diffère d'une addition numérique. En savoir plus}. Tous les bits lisent le même état précédent : d ne traverse pas tout le registre en un front. enable=0 conserve tout le vecteur ; reset impose le vecteur initial spécifié.

Chaque colonne observe un front montant^{iFront montant Instant où l'horloge passe de 0 à 1, distinct du niveau désignant tout l'intervalle CLK=1. En savoir plus} : entrées avant, états after après ; il ne s'agit pas d'un retard physique^{iRetard de propagation Temps nécessaire après un changement d'entrée pour que la sortie se stabilise à sa valeur correcte. Équivalence logique et caractéristiques temporelles sont distinctes. En savoir plus}. À partir de q=000, appliquez un 1 puis trois 0. Le bit allumé passe q0→q1→q2 puis disparaît.

Avancez une fois avec din=1, puis trois fois avec din=0 : 001→010→100→000. Modifier l'entrée ne change pas q immédiatement ; cela change seulement la prédiction du prochain front.

Vérifier la connexion par une équation numérique

En interprétation non signée^{iNon signé Interprétation d'un motif de bits comme entier non négatif. Sur n bits, la plage va de 0 à 2^n−1 et peut différer de l'interprétation signée du même motif. En savoir plus}, la même transition est :

Pour N=3, Q=5(101), d=1, $2\cdot5+1=11$ et $11\bmod8=3$ : le prochain état est 011. Cette forme numérique fournit une référence différente de la concaténation, utile à la vérification.

Quel contenu mémorise-t-on ?

Les anciens bits progressent vers les indices hauts ; le nouveau entre au plus bas. Après assez d'entrées valides, le registre conserve l'entrée actuelle et les N−1 précédentes. Cette structure sert à la détection de motifs, aux lignes à retard simples et à la conversion série-parallèle.

Allonger le stockage n'augmente pas le nombre de bits traités par cycle : un seul bit est accepté par front valide. Entrée parallèle, déplacement de plusieurs bits et arrêt ready/valid^{iHandshake Contrat validant le transfert lorsque valid de l'émetteur et ready du récepteur valent 1 au même front. Il définit aussi la conservation des données en attente. En savoir plus} demandent chacun leurs propres chemins et commandes.