Additionneurs et propagation de la retenue

Représenter une somme d'un bit sur deux bits

La somme de $a_i,b_i,c_i$ vaut de 0 à 3 : il faut le bit de somme $s_i$ et la retenue suivante $c_{i+1}$. Un nombre impair d'entrées à 1 donne une somme à 1 ; au moins deux entrées à 1 donnent une retenue à 1.

En définissant la génération $g_i=a_ib_i$ et la propagation $p_i=a_i\oplus b_i$, on obtient $c_{i+1}=g_i+p_ic_i$, où $+$ signifie OR. Le demi-additionneur est le cas sans retenue entrante : sa somme est XOR et sa retenue AND.

Changez les trois entrées et vérifiez toujours a+b+cin = sum+2×cout. La retenue alimente le rang suivant ; elle n'a pas le même poids que sum.

Jusqu'où la retenue se propage-t-elle ?

Pour 1111 + 0001 sur quatre bits, le bit 0 génère une retenue transmise aux trois rangs suivants. La somme stockée est 0000 et la retenue finale vaut 1. Dans une structure à propagation de retenue, les rangs hauts peuvent devoir attendre la retenue des rangs bas.

Développer l'expression révèle la possibilité de calculer les retenues en parallèle. Les additionneurs rapides combinent génération et propagation par groupes, avec un compromis aire-retard dépendant du fan-in, des liaisons et de la bibliothèque. Le + RTL n'impose pas un additionneur à propagation de retenue.

Expliciter la largeur de la somme

logic [3:0] a, b, sum;
logic cin, cout;
logic [4:0] wide_sum;
assign wide_sum = {1'b0, a} + {1'b0, b} + {4'b0000, cin};
assign sum = wide_sum[3:0];
assign cout = wide_sum[4];

Comme $15+15+1=31$, cinq bits suffisent. Décidez d'abord si seuls les bits bas sont nécessaires, si la retenue doit être transmise ou si une saturation est requise. L'élément interactif vérifie la table de vérité^{iTable de vérité Tableau énumérant toutes les combinaisons d'entrée et leur sortie. Les évolutions temporelles s'examinent séparément sur un chronogramme. En savoir plus} d'un seul additionneur complet ; il ne mesure pas le retard d'un circuit synthétisé.