Aller au contenu

Altifigence Academy

Cours Mon apprentissage

English 한국어 日本語 Русский Español 简体中文繁體中文 Deutsch Português (Brasil)हिन्दी Tiếng Việt Français Bahasa Indonesia Italiano

Aucune langue correspondante.

Compte Academy

Paramètres du compte Switch account Gestion du contenu Se connecter

← Mon apprentissage

Circuits logiques numériques

Plan du cours

Continuer à apprendre

Plan du cours

Tout sélectionner

01Signaux numériques et représentations des nombres

○Signaux numériques : quand une tension représente 0 ou 1Concept

○Systèmes de numération et représentation à largeur fixeConcept

02Portes logiques et tables de vérité

○Portes de base : AND, OR, NOT et BUFFERConcept

○NAND, NOR et lecture des symboles d'inversionConcept

○XOR et XNOR : égalité, différence et paritéConcept

○Portes universelles : construire des circuits uniquement avec NANDConcept

03Des expressions logiques à la conception de circuits

○Algèbre de Boole, transformations équivalentes et coût de réalisationConcept

○De la table à l'expression : mintermes, maxtermes, SOP et POSConcept

○Cartes de Karnaugh et conditions des don't-careConcept

○Conception pratique : de la spécification à la majorité à trois entréesTravaux pratiques

04Adresses et circuits de sélection

○Décodeurs, sélection one-hot et entrées validesConcept

○Encodeurs et priorité : choisir une requête parmi plusieursConcept

○DEMUX et décodeur : envoyer les données sur le chemin choisiConcept

○Signaux et ports : contrat de largeur, de direction et de tempsConcept

○De la table de vérité au MUX et au développement de ShannonConcept

05Circuits arithmétiques et comparaison

○Additionneurs et propagation de la retenueConcept

○Complément à deux, extension de signe et dépassementConcept

○Comparateurs et spécification des limitesConcept

06Verrous, bascules et stockage de l'état

○Les débuts de la mémoire : rétroaction et verrous SR et DConcept

○Bascule D : du niveau au frontConcept

○Bascules, enable et priorité des commandesConcept

○Transitions synchrones et rôle de l'horlogeConcept

07Réalisation RTL et vérification du MUX

○Sélection combinatoire et latence de la sortie enregistréeConcept

○RTL combinatoire et affectations complètesConcept

○Travaux pratiques : test exhaustif du MUX et sortie enregistréeTravaux pratiques

○Instants d'échantillonnage et causalité dans les chronogrammesConcept

○Vérification du MUX : tests exhaustifs et propriétésConcept

○Bilan de conception : équivalence de sélection et instant d'observationVérification

08Compteurs et mises à jour synchrones

○Nombre d'états, largeur du compteur et codes inutilisésConcept

○État suivant du compteur et priorité du resetConcept

○Affectations non bloquantes et mise à jour simultanéeConcept

○Travaux pratiques : reset, rebouclage et invariants du compteurTravaux pratiques

○Compteurs modulo, saturation et impulsion terminaleConcept

○Déboguer un compteur avec un contre-exemple minimalConcept

○Bilan : largeur, priorité et limites du rebouclageVérification

09Registres à décalage et flux de données

○Indices des vecteurs, ordre des bits et signeConcept

○Entrées série et limites des tramesConcept

○Équations d'état du registre à décalageConcept

○Largeurs des tranches, concaténations et répétitionsConcept

○Travaux pratiques : déplacement série et ordre des bitsTravaux pratiques

○Distinguer latence en cycles et débitConcept

○Vérifier le décalage et l'alignement données/validConcept

○Bilan : latence, alignement et conservation des entréesVérification

10Timing, entrées réelles et machines à états

○Setup, hold et budget temporelConcept

○Aléas logiques et limites des expressions équivalentesConcept

○Frontières de domaines d'horloge et métastabilitéConcept

○Boutons réels : synchronisation, anti-rebond et événement uniqueConcept

○Machines à états : séparer état, transition et sortieConcept

○Plan de vérification, couverture et référence indépendanteConcept

○Projet de synthèse : détecteur de 101 avec recouvrementConcept

11Approfondissement facultatif · Chemins de données arithmétiques

○ALU et indicateurs zéro, négatif, retenue et dépassementConcept

○Barrel shifter et étages de MUXConcept

○Virgule fixe, arrondi et saturationConcept

○Multiplicateur non signé multicycle par décalage-additionConcept

12Approfondissement facultatif · Mémoires et FIFO

○Mémoire synchrone et contrat de collision lecture/écritureConcept

○Banc de registres à deux lectures, une écriture et bypassConcept

○FIFO mono-horloge : pointeurs et politiques aux limitesConcept

○Vérifier FIFO et mémoires avec un scoreboard indépendantConcept

13Approfondissement facultatif · Pipelines et interfaces

○Ready/valid et tampon élastique d'une placeConcept

○Pipeline multiplication-addition et alignement des donnéesConcept

○Pipeline pouvant s'arrêter et contre-pressionConcept

○Interface de registres et instant des effets de bordConcept

○Projet pratique : émetteur UART et timing des tramesConcept

Altifigence Academy Explorer les cours ↗

Apprentissage

Tous les cours
Mon apprentissage
Premiers pas

Outils et ressources

Documentation
Digital Design Studio
PCCX Docs
PCCX GitHub

Compte et aide

Paramètres du compte
À propos d’Altifigence
Nous contacter
Notice de confidentialité

© 2026 Altifigence

Confidentialité Conditions Informations sur les cookies Préférences de cookies

Haut de page ↑

Cookies et contenu externe

Nous utilisons le stockage pour la connexion et les fonctions demandées. YouTube ne se charge qu’avec votre accord. Les cours restent consultables sans stockage facultatif. Détails

Préférences de cookies

Votre choix s’applique à ce navigateur. Modifiez-le à tout moment en bas de page.

Stockage nécessaire

Permet la connexion sécurisée, les données et réglages demandés, ainsi que vos choix de confidentialité.

Toujours actif

Vidéo externe — YouTubeAvec votre accord, Google/YouTube reçoit votre adresse IP et les informations du navigateur et peut utiliser des cookies ou du stockage local. Politique de confidentialité Google

Aucun traceur publicitaire ou analytique. Votre choix est conservé 180 jours, indépendamment de la connexion ou de l’acceptation des conditions.