ALU et indicateurs zéro, négatif, retenue et dépassement

Prérequis : complément à deux^{iComplément à deux Représentation d'un entier signé par un motif de largeur fixe. Sur n bits, la plage va de −2^(n−1) à 2^(n−1)−1. En savoir plus}, additionneurs, MUX^{iMultiplexeur Circuit combinatoire reliant une entrée parmi plusieurs à la sortie selon une sélection. La correspondance entre bits de sélection et numéro d'entrée doit être spécifiée. En savoir plus} combinatoires et extension de largeur.

Une ALU produit résultat et état

L'ALU sélectionne le résultat des circuits opératoires et fournit des bits d'état pour l'interpréter. Les entrées $A,B$ et le résultat $R$ ont $W$ bits ; les opérations sont ADD, SUB, AND, OR et XOR. Le résultat arithmétique est toujours tronqué aux $W$ bits bas. Le même motif étant lisible en non signé^{iNon signé Interprétation d'un motif de bits comme entier non négatif. Sur n bits, la plage va de 0 à 2^n−1 et peut différer de l'interprétation signée du même motif. En savoir plus} ou en complément à deux, retenue et dépassement sont séparés. Il n'est pas nécessaire de construire deux additionneurs pour les deux interprétations.

Les indicateurs sont $Z=(R=0)$ et $N=R_{W-1}$. Z est la réduction NOR du résultat sélectionné, N son bit de poids fort. N=1 indique une interprétation signée négative du motif stocké. En cas de dépassement, ce signe peut différer de celui du résultat exact à précision illimitée.

Séparer retenue et dépassement

En addition, C est le bit de poids fort de la somme étendue $T$.

V vaut 1 lorsque les deux entrées ont le même signe et le résultat le signe opposé. En notant $a,b,r$ leurs bits de poids fort :

Sur huit bits, $255+1$ donne R=0,C=1,V=0 : en signé, $-1+1=0$ reste représentable. En revanche, $127+1$ donne R=0x80,C=0,V=1 : 128 tient en non signé, mais dépasse le maximum signé 127. Fusionner C et V perd cette distinction.

En soustraction, inversez^{iNégation L'opération NOT échange 0 et 1. Une barre au-dessus d'une expression applique NOT à toute l'expression qu'elle couvre. En savoir plus} seulement les W bits de B puis étendez par un zéro : $T=\{0,A\}+\{0,\neg B\}+1$. Inverser les W+1 bits changerait le sens de la retenue haute. Ici, C=1 signifie absence d'emprunt ; en comparaison non signée, $A<B$ vaut donc $\neg C$.

Seule la soustraction de signes différents peut produire un dépassement signé. Une comparaison peut utiliser les indicateurs de SUB sans stocker R. En signé, $A<B$ vaut $N\oplus V$ et $A\le B$ vaut $Z\lor(N\oplus V)$. Par exemple, $-128-1$ se stocke comme +127, mais V=1 corrige l'erreur d'une lecture de N seul.

L'exemple ADD huit bits ci-dessous est représentable en non signé mais dépasse en signé. C=0 et V=1 peuvent donc coexister.

Additionneur partagé et règles de sortie explicites

Le RTL suppose W≥2. Les opcodes 0–4 représentent ADD,SUB,AND,OR,XOR. Les opérations logiques imposent C=V=0. Un opcode inutilisé donne R=0,Z=1 et les autres indicateurs à 0. C'est le contrat de cette ALU, pas l'imitation d'une ISA particulière.

module alu #(parameter int W = 8) (
  input  logic [W-1:0] a, b,
  input  logic [2:0] op,
  output logic [W-1:0] y,
  output logic z, n, c, v
);
  logic sub;
  logic [W-1:0] bx;
  logic [W:0] sum;
  always_comb begin
    sub = (op == 3'd1);
    bx = b ^ {W{sub}};
    sum = {1'b0, a} + {1'b0, bx}
        + {{W{1'b0}}, sub};
    y = '0;
    c = 1'b0;
    v = 1'b0;
    case (op)
      3'd0, 3'd1: begin
        y = sum[W-1:0];
        c = sum[W];
        if (sub)
          v = (a[W-1] ^ b[W-1]) & (a[W-1] ^ y[W-1]);
        else
          v = ~(a[W-1] ^ b[W-1]) & (a[W-1] ^ y[W-1]);
      end
      3'd2: y = a & b;
      3'd3: y = a | b;
      3'd4: y = a ^ b;
      default: y = '0;
    endcase
    z = ~(|y);
    n = y[W-1];
  end
endmodule

L'inversion conditionnelle de B et la retenue initiale partagent la structure d'addition entre ADD et SUB. Calculer y avant Z,N dans chaque branche produit des indicateurs cohérents même pour les opérations logiques. Les valeurs par défaut couvrent tous les chemins et évitent les verrous^{iVerrou Élément de stockage suivant l'entrée quand sa commande est active et conservant sa valeur sinon. Il diffère d'une bascule capturant seulement au front. En savoir plus}. Sans registre^{iRegistre Circuit stockant plusieurs bits d'état. Les registres synchrones du cours capturent leur entrée définie sur un front d'horloge. En savoir plus}, il n'y a pas de latence en cycles, mais il existe un retard physique. Sélection d'opération et détection de zéro doivent aussi atteindre le registre suivant avant sa limite setup.

Testez des paires incluant 0, maximum non signé, minimum/maximum signés et leurs voisins. Comparez R à une référence modulo $2^W$, C à la somme non signée étendue et V au dépassement de plage signée. Un résultat correct peut accompagner des indicateurs incorrects.

Un exemple réel de cette distinction entre signe, zéro, retenue non signée et dépassement signé figure dans l'explication des indicateurs Arm.