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Aléas logiques et limites des expressions équivalentes

Analyser comment deux circuits équivalents en régime stable produisent des transitoires différents à cause des retards.

La table de vérité ne contient pas le temps

Avec B=C=1 dans l'expression suivante, F=1 pour A=0 comme pour A=1.

F=AB+\overline A C

Mais les portes ne changent pas instantanément. Quand A passe de 1 à 0, AB peut tomber à 0 avant que le chemin $\overline A C$ , passant par l'inverseur^{Négation L'opération NOT échange 0 et 1. Une barre au-dessus d'une expression applique NOT à toute l'expression qu'elle couvre. En savoir plus}, monte à 1. Les deux termes peuvent alors être momentanément nuls. Cette brève sortie 0 alors que 1 devait se maintenir est un aléa statique de type 1.

Comparer les retards par des nombres

Supposons les temps suivants jusqu'aux entrées OR. Ils illustrent le principe, sans représenter une technologie particulière.

Événement	Temps après la transition de A
AB passe à 0	2ns
$\overline A C$ passe à 1	4ns

Les deux entrées OR valent 0 pendant environ 2ns. L'existence et la largeur de l'impulsion de sortie dépendent aussi du retard du OR et de sa transmission des impulsions brèves. Réussir les huit lignes de la table^{Table de vérité Tableau énumérant toutes les combinaisons d'entrée et leur sortie. Les évolutions temporelles s'examinent séparément sur un chronogramme. En savoir plus} ne vérifie pas ce transitoire.

Chaque case représente 1ns après le changement de A. AB change à 2ns et NOT(A)C à 4ns. Les deux dernières lignes combinent les entrées en omettant le retard du OR ; ce ne sont pas des mesures physiques. Vérifiez que BC=1 couvre le vide entre les deux termes.

Intervalle créé par des retards de chemin différents

Voir les données du chronogramme

Données du chronogramme : chaque caractère représente un intervalle ; un point maintient l'état précédent ; p représente un cycle d'horloge.
Signal	Forme d'onde	Valeurs du bus
temps(ns)	`234523`	0 → 1 → 2 → 3 → 4 → 5
AB	`1.0...`
NOT(A)C	`0...1.`
entrées OR	`1.0.1.`
avec BC	`1.....`

Un terme redondant peut avoir un rôle temporel

Ajoutez BC pour soutenir la sortie indépendamment de A lorsque B=C=1.

F_{\mathrm{covered}}=AB+\overline A C+BC

Le théorème du consensus de l'algèbre de Boole^{Algèbre de Boole Algèbre des valeurs 0 et 1 et des opérations AND, OR, NOT. Le signe plus y désigne généralement OR, dont les règles diffèrent de l'addition entière. En savoir plus} garantit la même fonction stable. BC reste cependant à 1 pendant la transition de A et comble le vide. Dans une carte de Karnaugh, cela correspond à couvrir deux 1 adjacents par un groupe commun.

Ce raisonnement suppose notamment un seul changement d'entrée et une réalisation SOP à deux niveaux. Il ne résout pas tous les changements simultanés, aléas dynamiques multiniveaux ou bruits analogiques.

Un terme écrit en RTL peut disparaître à la synthèse

Le synthétiseur peut supprimer BC, fonctionnellement redondant. Son ajout au source ne prouve donc pas une réalisation sans aléa. Choisissez une structure appropriée et examinez chemins et timing après implémentation.

Dans un chemin synchrone, respectez setup^{Setup Durée minimale de stabilité de la donnée avant le front de capture. En cas de violation, le résultat mémorisé n'est pas garanti. En savoir plus} et hold^{Temps hold Durée minimale de stabilité des données après le front de capture. À distinguer du maintien ordinaire d'une valeur selon le contexte. En savoir plus} pour que le registre^{Registre Circuit stockant plusieurs bits d'état. Les registres synchrones du cours capturent leur entrée définie sur un front d'horloge. En savoir plus} capture une sortie suffisamment stable. Utiliser directement une sortie combinatoire à glitches comme horloge, reset asynchrone ou déclencheur externe aggrave le risque. Concevez aussi selon la destination et le mode de réception.

Essayez vous-même

Pour $H=\overline A B+AC$ , B=C=1 et A passant de 0 à 1, quel consensus couvre l'aléa statique-1 ? Modifie-t-il la table stable ?

Lire l’explication

Ajoutez BC. $\overline A B+AC+BC$ conserve la fonction stable, mais BC couvre l'intervalle où les deux chemins valent 0. Cela suppose une seule entrée en transition ; vérifiez séparément que le terme subsiste dans les portes réalisées.