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Bilan : latence, alignement et conservation des entrées
Vérifier ensemble sens, nombre de déplacements valides et point d'observation.
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Fixer la référence de mesure de la latence
Le registreRegistre Circuit stockant plusieurs bits d'état. Les registres synchrones du cours capturent leur entrée définie sur un front d'horloge. En savoir plus trois bits exécute q <= {q[1:0], din} seulement sur une entrée valide ; valid=0 conserve q. Après resetReset Commande ramenant l'état à la valeur initiale spécifiée. Son caractère synchrone/asynchrone et sa priorité sur les autres commandes doivent être définis. En savoir plus à 0, appliquez sur quatre fronts montantsFront montant Instant où l'horloge passe de 0 à 1, distinct du niveau désignant tout l'intervalle CLK=1. En savoir plus distincts (valid,din)=(1,1),(0,0),(1,0),(1,1).
Il y a quatre fronts, mais trois déplacements. Vérifiez la cohérence entre le suivi d'état et l'annonce d'une latence en cycles.
Chaque colonne observe un front, entrées avant et états after après ; l'alignement n'est pas un retard physiqueRetard de propagation Temps nécessaire après un changement d'entrée pour que la sortie se stabilise à sa valeur correcte. Équivalence logique et caractéristiques temporelles sont distinctes. En savoir plus. La deuxième colonne valid=0 conserve l'état. Ne confondez pas nombre de changements de q et nombre de colonnes d'horloge.
Voir les données du chronogramme
| Signal | Forme d'onde | Valeurs du bus |
|---|---|---|
| edge | 2345 | E0 → E1 → E2 → E3 |
| valid | 101. | |
| din | 10.1 | |
| nombre accepté | 2.34 | 1 → 2 → 3 |
| q après | 2.34 | 001 → 010 → 101 |
Exercice supplémentaire
Pour étendre à un pipelinePipeline Structure divisant le calcul en étages séparés par des registres pour traiter plusieurs entrées en recouvrement. Données, valid et commandes doivent rester alignés. En savoir plus de mots de huit bits, trois étages de données avec seulement un étage de valid seraient incorrects. Appliquez les mêmes règles de mouvement aux deux, ou définissez ensemble acceptation et transfert dans des tampons pouvant s'arrêter.
Essayez vous-même
Si le circuit avance à chaque front indépendamment de valid, que devient q final pour cette séquence ?
Lire l’explication
Le din=0 invalide est aussi stocké : 001 → 010 → 100 → 001. q final=001, au lieu de 101 lorsque seules les entrées valides avancent. La réalisation doit respecter le contrat ignorant les données invalides.
Après la séquence avec valid du texte, quels sont q final et le nombre réel de déplacements ?
La séquence est 000→001→001→010→101. Le deuxième front valid=0 conserve l'état. La réponse doit respecter sens, condition et nombre de déplacements.