Travaux pratiques : test exhaustif du MUX et sortie enregistrée

Circuit étudié et conditions d'observation

Avec sel=0, y prend a ; avec sel=1, il prend b. sampled_y stocke y au front montant^{iFront montant Instant où l'horloge passe de 0 à 1, distinct du niveau désignant tout l'intervalle CLK=1. En savoir plus}. Même si les entrées changent, sampled_y reste inchangé jusqu'au prochain front montant.

Avant de commencer

Préparez un projet Desktop Digital Design Studio et les autorisations d'exécution nécessaires. Enregistrez chaque exemple dans son propre dossier sous rtl/top.sv.

Commencez avec a et b différents. Vérifiez y=a pour sel=0 et y=b pour sel=1, puis comparez chaque ligne du fichier d'entrée.

Source SystemVerilog

module top (
    input logic clk,
    input logic a,
    input logic b,
    input logic sel,
    output logic y,
    output logic sampled_y
);
    assign y = sel ? b : a;
    // Explicit observation register: y remains purely combinational.
    // The register makes this design eligible for logic-netlist-1 simulation.
    always_ff @(posedge clk) sampled_y <= y;
endmodule

Exécution

Dans New analysis, choisissez Two-state single-clock v1. Clock port : clk ; période : 1000ps. Avec les réglages suivants, lancez Preflight puis Run RTL simulation et comparez les résultats.

Chaque colonne correspond à une entrée du fichier ci-dessous. Les valeurs combinatoires attendues sont 0,0,0,1,1,0,1,1. Le schéma prédit la fonction dans l'ordre des entrées ; il ne représente pas les instants de mise à jour de sampled_y.

Stimuli d'entrée

[
  {
    "inputs": {
      "a": [
        false
      ],
      "b": [
        false
      ],
      "sel": [
        false
      ]
    }
  },
  {
    "inputs": {
      "a": [
        false
      ],
      "b": [
        false
      ],
      "sel": [
        true
      ]
    }
  },
  {
    "inputs": {
      "a": [
        false
      ],
      "b": [
        true
      ],
      "sel": [
        false
      ]
    }
  },
  {
    "inputs": {
      "a": [
        false
      ],
      "b": [
        true
      ],
      "sel": [
        true
      ]
    }
  },
  {
    "inputs": {
      "a": [
        true
      ],
      "b": [
        false
      ],
      "sel": [
        false
      ]
    }
  },
  {
    "inputs": {
      "a": [
        true
      ],
      "b": [
        false
      ],
      "sel": [
        true
      ]
    }
  },
  {
    "inputs": {
      "a": [
        true
      ],
      "b": [
        true
      ],
      "sel": [
        false
      ]
    }
  },
  {
    "inputs": {
      "a": [
        true
      ],
      "b": [
        true
      ],
      "sel": [
        true
      ]
    }
  }
]

Comparaison des résultats

8 cycles · y=1 · sampled_y=1. À 3000ps, vérifiez y=1 et sampled_y=0.

La manipulation utilise du RTL 0/1 à horloge unique, sans banc de test #delay, initial ou X/Z. L'indication de fin de leçon est un suivi pédagogique, pas un résultat de simulation.

Écrire d'abord les résultats attendus

Avant d'exécuter le simulateur, calculez $y$ pour la séquence : $0,0,0,1,1,0,1,1$. Cela couvre les huit combinaisons et apporte davantage de preuves qu'une seule valeur finale correcte.

La sortie du registre^{iRegistre Circuit stockant plusieurs bits d'état. Les registres synchrones du cours capturent leur entrée définie sur un front d'horloge. En savoir plus} change au front montant, pas au changement du stimulus. Notez séparément y juste avant le front et la sortie stockée juste après.

L'entrée échantillonnée au front $k$ définit l'état $q_{k+1}$ après ce front ; sampled_y représente cet état. Même à une même coordonnée temporelle, vérifiez l'ordre des événements d'application des entrées et de mise à jour des registres.

Trois vérifications pour distinguer les défauts

1. Sélection inversée : avant de remplacer l'expression par sel ? a : b, prévoyez le premier vecteur en échec. Les vecteurs $a=b$ ne détectent pas cette erreur.
2. Point d'observation : expliquez pourquoi comparer immédiatement sampled_y à la réponse combinatoire, au lieu de y, fait échouer même un circuit correct.
3. Maintien : changez seulement l'entrée non sélectionnée et vérifiez que $y$ reste stable. En revanche, $y$ doit suivre l'entrée sélectionnée.

Pour chaque erreur, consignez entrée, instant d'observation, attendu et obtenu. « Le chronogramme est étrange » ne distingue pas une sélection incorrecte d'une latence d'un cycle.

Prolongement

Avec des données sur quatre bits, l'espace combinatoire compte $2^{4+4+1}=512$ cas. Le test exhaustif reste possible ; commencez toutefois par 0, le maximum, 0101, 1010 et les motifs à un seul bit à 1 pour révéler vite les erreurs de position. Actualisez aussi configuration et fichier d'entrée pour la nouvelle largeur.