41 / 63 · Khái niệm

Phân biệt trễ chu kỳ và thông lượng

Xác định mốc quan sát đường trễ N tầng và tính latency, throughput định lượng.

Định nghĩa mốc bắt đầu của “sau N chu kỳ”

Bit được bắt lần đầu vào bit 0 tại cạnh k sẽ tới bit N-1 của thanh ghi dịch^{Thanh ghi Mạch lưu trạng thái nhiều bit. Thanh ghi đồng bộ trong khóa học lưu đầu vào đã quy định tại cạnh clock. Tìm hiểu thêm} N bit tại cạnh k+N-1. Khoảng từ lần bắt đầu tới lần bắt cuối là N-1 chu kỳ.

Nếu thanh ghi phía trước tạo bit mới tại cạnh k, lần bắt đầu của thanh ghi dịch thường ở k+1, nên tới đầu ra là N chu kỳ. Hai mô tả khác mốc bắt đầu chứ không mâu thuẫn.

Định nghĩa d[k] là đầu vào nhận tại cạnh k; sau khi đã đầy, có quan hệ sau.

q_i[k]=d[k-i],\qquad q_{N-1}[k]=d[k-N+1]

Trễ dài vẫn có thể xuất kết quả mỗi chu kỳ

Chu kỳ T, nhận một bit mỗi cạnh thì thông lượng^{Thông lượng Số công việc nhận hoặc hoàn thành mỗi đơn vị thời gian. Pipeline có thể tăng thông lượng mà không giảm trễ một công việc.} ổn định là $1/T$ bit/giây. Tăng N làm tăng chiều sâu và trễ, nhưng thông lượng giữ nguyên nếu tiếp tục nhận được đầu vào.

Đường trễ bốn tầng, clock 100MHz có chu kỳ 10ns và thông lượng 100Mbit/s. “Một bit cần thời gian đi qua” khác “phải đợi nó đi hết mới đưa bit tiếp theo”.

Mỗi cột ghi lại quan sát tại một cạnh lên^{Cạnh lên Khoảnh khắc clock chuyển 0 sang 1, khác với mức cao chỉ cả khoảng CLK=1. Tìm hiểu thêm}. Đầu vào là giá trị ngay trước cạnh, còn trạng thái có tên chứa after là giá trị ngay sau cập nhật. Cách căn cột thể hiện thứ tự lấy mẫu, không mô tả độ trễ lan truyền^{Độ trễ lan truyền Thời gian từ khi đầu vào đổi đến khi đầu ra ổn định ở giá trị đúng. Tương đương logic và đặc tính thời gian là hai vấn đề riêng. Tìm hiểu thêm} vật lý. Trong đường trễ ba tầng, A vào tầng đầu tại E0 và tới tầng cuối ngay sau E2; đồng thời B, C lấp các tầng trước. Dấu gạch chỉ ô chưa hợp lệ.

Từ lần bắt đầu tới lần bắt cuối

Xem dữ liệu dạng sóng

Dữ liệu dạng sóng: mỗi ký tự là một khoảng; dấu chấm giữ trạng thái trước; p là một chu kỳ đồng hồ.
Tín hiệu	Dạng sóng	Giá trị bus
edge	`2345`	E0 → E1 → E2 → E3
accepted	`2345`	A → B → C → D
stage0 after	`2345`	A → B → C → D
stage1 after	`2345`	- → A → B → C
stage2 after	`2.34`	- → A → B

Khi dừng, đếm số lần dịch hợp lệ

Tại cạnh có enable hoặc accept bằng 0, bit không dịch. Khi đó không thể nói trễ thời gian thực cố định, chỉ quy định trễ theo số cạnh chấp nhận. valid cũng phải dịch cùng điều kiện để biết lúc đầu ra hợp lệ.

Chỉ giải thích pipeline^{Pipeline Chia tính toán thành các tầng ngăn bởi thanh ghi để xử lý nhiều đầu vào chồng lấp. Dữ liệu, valid và điều khiển phải thẳng hàng theo tầng. Tìm hiểu thêm} là kỹ thuật giảm trễ dễ gây hiểu nhầm. Nó thường chia đường tổ hợp để tăng clock, đổi lại thêm tầng thanh ghi và chu kỳ trễ. Khóa sau sẽ xét kỹ đánh đổi diện tích, điện năng và tần số.

Tự thử

Đường trễ năm bit bắt vào bit 0 tại cạnh 10. Không dừng thì thấy ở bit 4 tại cạnh nào? Nếu có hai cạnh enable=0 ở giữa thì sao?

Đọc giải thích

Không dừng thì cạnh 14, dừng hai lần thì cạnh 16. Sau bắt đầu cần thêm bốn lần dịch. Mốc đề bài là lúc bắt vào bit 0, không phải lúc thanh ghi đầu vào ngoài cập nhật.