19 / 63 · Khái niệm

Khởi đầu của ghi nhớ: phản hồi và SR, D latch

Hiểu hai trạng thái ổn định của mạch nối chéo, giải thích tổ hợp đầu vào cấm của SR latch và khoảng trong suốt của D latch.

Đầu ra không thể giải thích chỉ bằng đầu vào hiện tại

Muốn nhớ một lần nhấn công tắc ngắn ngay cả sau khi thả, cần trạng thái. Đầu ra tổ hợp chỉ do đầu vào hiện tại quyết định; trong mạch lưu trữ, trạng thái cũ cũng ảnh hưởng kết quả tiếp theo.

SR latch^{Latch Phần tử lưu trữ theo đầu vào trong khi điều khiển hoạt động và giữ giá trị khi không hoạt động, khác flip-flop chỉ lưu tại cạnh.} active-high gồm hai NOR nối chéo thỏa các quan hệ sau.

Q=\overline{R+\overline Q},\qquad \overline Q=\overline{S+Q}

Khi S=R=0, cả (Q,Q̅)=(1,0) và (0,1) đều là nghiệm ổn định. Phản hồi giữ trạng thái đã chọn. Tuy nhiên dù viết Q̅, trong điều kiện cấm đầu ra thực có thể không là phần bù của Q.

S	R	Q sau ổn định	Ý nghĩa
0	0	Q trước đó	Giữ
1	0	1	Set
0	1	0	Reset
1	1	Cả hai NOR đều xuất 0	Không dùng trong hoạt động bình thường

Nếu nhả S=R=1 đồng thời, chỉ dựa vào bảng chân trị^{Bảng chân trị Bảng liệt kê đủ mọi tổ hợp đầu vào và đầu ra tương ứng. Sự thay đổi theo thời gian được kiểm tra riêng bằng dạng sóng. Tìm hiểu thêm} số thì không thể bảo đảm trạng thái cuối. “Cấm” không có nghĩa chuỗi bit đầu vào không thể tồn tại, mà là không bảo đảm lưu trữ mong muốn nên cần tránh trong thiết kế. SR latch dùng NAND active-low^{active-low Quy ước yêu cầu hoặc chức năng hoạt động khi tín hiệu bằng 0. Hậu tố _n là cách đặt tên phổ biến; hành vi thực do đặc tả quy định. Tìm hiểu thêm} có cực tính và tổ hợp cấm khác.

D latch tách dữ liệu khỏi tín hiệu cho phép

Trong mô hình lý tưởng của latch hoạt động đúng, Q theo D khi enable=1 và giữ Q cũ khi enable=0.

Q^{+}=\begin{cases}D & E=1\\ Q & E=0\end{cases}

Có thể liên hệ với SR qua $S=ED$ , $R=E\overline D$ . Nhưng ghép các cổng có trễ bất kỳ thành latch an toàn là bài toán khác, cần điều kiện thời gian lúc dữ liệu đổi và lúc enable kết thúc.

Đọc CLK là enable để xem vùng trong suốt của D latch

Giả sử cả hai q ban đầu bằng 0. Latch D bám theo D khi CLK=1 và giữ nguyên khi CLK=0. Flip-flop D chỉ chốt D khi đồng hồ chuyển 0→1.

Ở latch bên trái, đọc CLK như E. Giữ CLK=1 và đổi D nhiều lần thì Q cũng liên tục đổi. Sau khi hạ CLK=0, Q giữ nguyên dù D đổi. Flip-flop^{Flip-flop Phần tử lưu đầu vào tại cạnh clock chỉ định rồi giữ đến cạnh sau. Đầu vào phải thỏa setup và hold. Tìm hiểu thêm} bên phải được so sánh trong bài sau.

Không phải phản hồi nào cũng là phần tử lưu trữ

Nối đầu ra một bộ đảo^{Phủ định Phép NOT đổi 0 thành 1 và 1 thành 0. Gạch trên biểu thức nghĩa là áp dụng NOT cho toàn bộ phần nằm dưới gạch. Tìm hiểu thêm} về đầu vào của chính nó không tạo bộ nhớ một bit đúng. $Q=\overline Q$ không có nghiệm 0/1. Phần tử lưu trữ phải có trạng thái ổn định, điều khiển đầu vào và điều kiện thời gian.

Đọc thêm: MIT OpenCourseWare — Sequential Logic

Tự thử

D latch mức cao có Q ban đầu 0 nhận (E,D) lần lượt (0,1)→(1,1)→(1,0)→(0,0)→(0,1). Q ổn định ở mỗi bước là gì?

Đọc giải thích

Lần lượt 0→1→0→0→0. Hai bước E=1 theo D; D=1 cuối không được lưu vì E=0. Đây là hoạt động lý tưởng có thỏa điều kiện thời gian.