Kiểm tra thiết kế: trễ, căn chỉnh và bảo toàn đầu vào

Cố định mốc tính trễ

Thanh ghi^{iThanh ghi Mạch lưu trạng thái nhiều bit. Thanh ghi đồng bộ trong khóa học lưu đầu vào đã quy định tại cạnh clock. Tìm hiểu thêm} ba bit chỉ chạy q <= {q[1:0], din} khi có đầu vào hợp lệ, giữ q nếu valid=0. Sau reset^{iReset Điều khiển đưa trạng thái về giá trị đầu đã định. Phải quy định đồng bộ hay bất đồng bộ và ưu tiên so với các điều khiển khác. Tìm hiểu thêm} từ 0, tại các cạnh lên^{iCạnh lên Khoảnh khắc clock chuyển 0 sang 1, khác với mức cao chỉ cả khoảng CLK=1. Tìm hiểu thêm} khác nhau áp (valid,din) = (1,1), (0,0), (1,0), (1,1).

Có bốn cạnh nhưng chỉ ba lần dịch. Kiểm tra diễn giải trạng thái và “trễ bao nhiêu chu kỳ” không mâu thuẫn.

Mỗi cột ghi lại quan sát tại một cạnh lên. Đầu vào là giá trị ngay trước cạnh, còn trạng thái có tên chứa after là giá trị ngay sau cập nhật. Cách căn cột thể hiện thứ tự lấy mẫu, không mô tả độ trễ lan truyền^{iĐộ trễ lan truyền Thời gian từ khi đầu vào đổi đến khi đầu ra ổn định ở giá trị đúng. Tương đương logic và đặc tính thời gian là hai vấn đề riêng. Tìm hiểu thêm} vật lý. Hình thể hiện chuỗi đầu vào của đề; cột hai valid=0 giữ trạng thái. Đừng nhầm số lần q đổi với số cột clock.

Câu hỏi thiết kế bổ sung

Nếu mở thành pipeline^{iPipeline Chia tính toán thành các tầng ngăn bởi thanh ghi để xử lý nhiều đầu vào chồng lấp. Dữ liệu, valid và điều khiển phải thẳng hàng theo tầng. Tìm hiểu thêm} nhận dữ liệu tám bit mỗi lần, làm dữ liệu ba tầng mà valid chỉ trễ một tầng là sai. Áp cùng quy tắc dịch cho dữ liệu và valid, hoặc thiết kế chung quy tắc nhận/truyền của bộ đệm có thể dừng.