Mạch logic số
Bắt đầu từ tín hiệu số và các cổng logic AND·OR·XOR, rồi thiết kế mạch tổ hợp, latch, flip-flop, bộ đếm và máy trạng thái. Trực tiếp liên hệ bảng chân trị, biểu thức, mạch và dạng sóng; kiểm chứng qua bài thực hành RTL. Phần chuyên sâu tùy chọn mở rộng đến đường dữ liệu và giao diện.
Khám phá khóa học ↗
Cơ sở thiết kế RTL
Mô tả mạch số bằng SystemVerilog. Học kiểu dữ liệu, độ rộng, dấu, logic tổ hợp và tuần tự, mô-đun, tham số và generate. Kiểm tra giới hạn và lỗi bằng testbench độc lập, sau đó nối bộ tạo xung định kỳ với bộ tích lũy và lưu kết quả có thể tái lập.
Khám phá khóa học ↗
Thiết kế RTL: Đường dữ liệu và pipeline
Xác định quy ước về số học và chu kỳ, rồi thiết kế ALU, bộ điều khiển, pipeline và bộ đệm ready-valid. Bốn bài thực hành với mô hình tham chiếu có thể chạy sẽ kiểm tra các giới hạn số học, trạng thái dừng, FIFO và thứ tự trước dự án tổng kết tính toán luồng.
Khám phá khóa học ↗
Thiết kế RTL: Mảng systolic
Xây dựng mảng nhân ma trận tham số hóa từ số học MAC có dấu, đầu vào lệch thời gian và phần tử xử lý, rồi kiểm chứng chia khối, điều khiển luồng và hành vi chính xác tại từng cạnh.
Khám phá khóa học ↗
Thiết kế RTL: Bộ gia tốc CNN
Học chỉ số tích chập và quy ước số nguyên, rồi cửa sổ luồng, ánh xạ PE và chia khối. Kiểm chứng tham chiếu có thể chạy và đường suy luận nhỏ, đồng thời tách giá trị, ước tính lịch và lưu lượng.
Khám phá khóa học ↗
Thiết kế mạch tương tự
Xây dựng nền tảng thực hành thiết kế tương tự điện áp thấp: giải mạng DC, dự đoán đáp ứng quá độ và tần số, phân cực transistor, thiết kế bộ khuếch đại hồi tiếp và bộ lọc, rồi kiểm chứng đường tín hiệu cảm biến với giới hạn mô hình rõ ràng.
Khám phá khóa học ↗