Tín hiệu số: điều kiện đọc điện áp thành 0 và 1

Sau khóa học, bạn cần xây dựng được gì

Khóa học này trình bày nhanh các nội dung thiết kế logic số ở trình độ nhập môn đại học và kiểm tra trực tiếp bằng mạch. Kiến thức đại số phổ thông là đủ để bắt đầu; kinh nghiệm lập trình cơ bản sẽ hữu ích trong các bài thực hành RTL. Trước hết, kết nối cổng logic → mạch tổ hợp → phần tử lưu trữ → máy trạng thái. Phần nâng cao tùy chọn sau đó mở rộng sang đường dữ liệu và giao diện.

Mục tiêu bài này không chỉ là nhớ “điện áp cao nghĩa là 1”. Bạn cần giải thích được trong phạm vi nào và từ thời điểm nào giá trị logic đúng mới được bảo đảm.

Giá trị logic là cách diễn giải điện áp

Mạch logic tính toán với $0$ và $1$, nhưng điện áp trên dây thay đổi liên tục. Quy ước đọc đầu vào là 0 khi không lớn hơn $V_{IL}$, và là 1 khi không nhỏ hơn $V_{IH}$. Giữa hai ngưỡng, không cách diễn giải nào được bảo đảm. Phạm vi điện áp cho phép và các ngưỡng thực tế do bảng dữ liệu của linh kiện quy định.

Xét một mạch 3.3 V dùng để giảng dạy. Các số dưới đây không phải thông số của một sản phẩm cụ thể.

1.4 V không phải “giá trị logic thứ ba”. Nó có nghĩa đầu vào nằm ngoài điều kiện bảo đảm của mô hình số. Khi chuyển từ 0 sang 1, đầu vào phải đi qua vùng này, nên cũng cần xác định thời điểm quan sát đầu ra.

Khoảng dự phòng giữa chuẩn đầu ra và đầu vào

Giả sử điện áp low lớn nhất của phía phát là $V_{OL}=0.2\,\mathrm V$ và điện áp high nhỏ nhất là $V_{OH}=2.8\,\mathrm V$. Biên độ dự phòng nhiễu^{iDự phòng nhiễu Khoảng cách giữa điện áp đầu ra được phía phát bảo đảm và ngưỡng phân loại đầu vào phía nhận, tính bằng hiệu các thông số điện áp tĩnh.} được tính như sau.

Ngay cả khi nhiễu +0.4 V cộng vào đầu ra low, điện áp 0.6 V vẫn thuộc vùng đầu vào low. Đây là dự phòng tĩnh với giả thiết thỏa mãn thông số điện áp và tải; chỉ con số này không đủ để đánh giá xung ngắn hoặc phản xạ trên đường dây.

Xét cả chức năng lẫn thời gian

Khi đầu vào AND là 11, đầu ra là 1. Tuy nhiên, không bảo đảm đầu ra đã là 1 ngay khoảnh khắc đầu vào thay đổi. Cộng độ trễ cực đại của các cổng trên mỗi đường, rồi lấy tổng lớn nhất làm giới hạn đường truyền. Nếu hai cổng nối tiếp có độ trễ cực đại 2 ns và 3 ns, mô hình cho phép chờ tối đa 5 ns sau khi đầu vào ổn định.

Để hở đầu vào cũng khác với đưa 0 vào. Trong trình mô phỏng, X biểu diễn giá trị chưa biết, Z biểu diễn trạng thái trở kháng cao; cả hai đều không tương ứng một-một với một điện áp thực cụ thể. Các nút thực hành trong khóa học dùng mô hình 0/1 ổn định.

Đọc thêm: MIT OpenCourseWare — The Digital Abstraction

Thực hành · Tự vượt qua biên dự phòng nhiễu

1. Chọn phát 0. Đầu ra được giữ ở điện áp low trường hợp xấu nhất, 0.20 V. Đặt nhiễu +0.60 V thì điện áp nhận là 0.80 V, vẫn bảo đảm 0.
2. Nhấn phím mũi tên phải một lần để tăng nhiễu thêm 10 mV. Ở 0.81 V, kết quả thành “không bảo đảm”; điều đó không có nghĩa lập tức trở thành 1.
3. Khi phát 1, hãy trừ nhiễu khỏi đầu ra 2.80 V. Đến −0.80 V vẫn bảo đảm nhận 1, nhưng ở −0.81 V thì không.
4. Nhiễu lớn hơn có thể đưa điện áp sang vùng hợp lệ đối diện. Khi ấy, dù bộ nhận phân loại được mức logic hợp lệ, dữ liệu đã phát vẫn có thể sai. Điện áp hợp lệ và dữ liệu đúng là hai điều kiện khác nhau.

Đầu vào ngoài phạm vi 0~VDD của bài thực hành không bị ép cắt về vùng hợp lệ. Phạm vi đầu vào cho phép, dòng kẹp và điều kiện xung quá độ của linh kiện thực cần được kiểm tra riêng trong bảng dữ liệu. Mô hình này không dự đoán hư hỏng hoặc đáp ứng động của một linh kiện cụ thể.